Xilinx Zynq Linux内核源码编译过程

本文内容依据 http://www.wiki.xilinx.com 网址编写,编译所用操作系统为ubuntu 14

1.交叉编译环境的安装配置

1) http://www.wiki.xilinx.com/Install+Xilinx+Tools

2.uboot的编译
1)下载uboot源代码
下载uboot源代码,务必要下载tar.gz格式的文件,地址: https://github.com/Xilinx/u-boot-xlnx/releases

进入u-boot目录下tools目录,添加路径到环境变量:
u-boot-xlnx$ cd tools
tools$ export PATH=`pwd`:$PATH

不然编译内核生成uImage和制作ramdisk时会提示错误。

Zynq7000系列之芯片引脚功能综述

很多人做了很久的FPGA,知道怎么去给信号分配引脚,却对这些引脚的功能及其资源限制知之甚少;在第一章里对Zynq7000系列的系统框架进行了分析和论述,对Zynq7000系列的基本资源和概念有了大致的认识,然而要很好地进行硬件设计,还必须了解芯片的引脚特性,以确定其是否符合我们的选型要求,这些要求包括GTX引脚数目、select IO引脚数目、select IO引脚的资源配置情况、PS IO的数目及类型等。

借助智能DAQ, 获得高级数据采集技术

多功能智能DAQ设备配有自定义式板载处理功能,最大限度地为系统定时及触发提供灵活性能。 与控制设备功能的固定ASIC不同,智能DAQ采用基于FPGA的系统定时控制器,令所有模拟和数字I/O能够根据特定应用操作接受相应的配置。 本指南展示了:如何使用R系列智能DAQ板卡和NI LabVIEW FPGA,灵活自如地执行数据采集任务。

1. 入门
NI LabVIEW FPGA模块帮助DAQ系统的开发者灵活自如地进行应用程序编程以实现各类输入/输出操作。 用户无需预先了解VHDL等硬件设计工具,便可将LabVIEW代码嵌入FPGA芯片并获得硬件定时的速度和可靠性。

在NI FlexRIO中使用DRAM

许多高性能仪器使用动态随机存取存储器(DRAM)作为本地存储器,DRAM是一种高密度、高带宽的存储器。选择具有DRAM的NI FlexRIO FPGA模块, 您便可自由地将此类本地存储纳入您的应用。典型的DRAM采用从为基于记录的采集/生成提供的简单本地存储到用于通道仿真应用的长延迟链。本文将探讨NI FlexRIO中DRAM的实现,学习如何在NI LabVIEW FPGA模块使用强大的DRAM抽象和接口。

在Vivado下利用Tcl编辑综合后的网表

作者:高亚军

在ISE下,对综合后的网表进行编辑几乎是不可能的事情,但在Vivado下成为可能。Vivado对Tcl的支持,使得Tcl脚本在FPGA设计中有了用武之地。本文通过一个实例演示如何在Vivado下利用Tcl脚本对综合后的网表进行编辑。

Vivado支持传统的Tcl命令,在此基础上添加了很多自身独有的命令,这些命令可看做是对Tcl命令的进一步扩展。

在Vivado下进行功耗估计和优化

在Vivado下进行功耗估计和优化

作者:高亚军

资源、速度和功耗是FPGA设计中的三大关键因素。随着工艺水平的发展和系统性能的提升,低功耗成为一些产品的目标之一。功耗也随之受到越来越多的系统工程师和FPGA工程师的关注。Xilinx新一代开发工具Vivado针对功耗方面有一套完备的方法和策略,本文将介绍如何利用Vivado进行功耗分析和优化。

时序收敛-基本方法论

本部分内容参考ug612 《Timing Closure User Guide 》,主要是对第二章内容的整理和翻译。

在一个有效的设计中,生成工具必须要了解每一条路径上的时序约束。时序需求可以被分为几个大类,最通用的类型包括:

. Input paths

. Register-to-register paths

. Output paths

. Path specific exceptions

指定约束应该从全局约束开始,然后添加局部路径的例外。也就是说,全局的约束优先级是最低的。

随着航空电子技术的不断发展,现代机载视频图形显示系统对于实时性等性能的要求日益提高。常见的系统架构主要分为三种:

(1)基于GSP+VRAM+ASIC的架构,优点是图形ASIC能够有效提高图形显示质量和速度,缺点是国内复杂ASIC设计成本极高以及工艺还不成熟。

(2)基于DSP+FPGA的架构,优点是,充分发挥DSP对算法分析处理和FPGA对数据流并行执行的独特优势,提高图形处理的性能;缺点是,上层CPU端将OpenGL绘图函数封装后发给DSP,DSP拆分后再调用FPGA,系统的集成度不高,接口设计复杂。

(3)基于FPGA的SOPC架构,优点是,集成度非常高;缺点是逻辑与CPU整合到一起,不利于开发。

使用JESD204B同步多个ADC

许多通信、仪器仪表和信号采集系统需要通过多个模数转换器(ADC)对多个模拟输入信号进行同时采样。随后,经过采样得到的数据需被处理以实现各个通道的同步,然而他们各自有不同的时延。这一直以来都成为使用LVDS和并行输出ADC的系统工程师所遇到的难题。

JESD204B提供了一个框架,通过一个或多个差分信号对发送高速串行数据,如ADC的输出。JESD204B规范接口采用固有方案,实现通道间粗调对齐效果。数据分割为帧,其边沿持续发送至接收器。通过使用系统参考事件信号(SYSREF),JESD204B子类1接口支持多个串行通道链路或多个ADC的数据向下对齐至样本点级别,以便同步发射器和接收器的内部帧时钟。这使得采用JESD204B链路的设备具有确定延迟。但是,为了让采样同步达到彻底的时序收敛,仍然有许多挑战等待系统设计师去解决,如PCB布局考虑、时钟匹配和产生SYSREF以满足时序、SYSREF的周期性以及数字FIFO延迟的要求。

XDC约束语法规则

本节将介绍XDC约束相关的语法规则。内容包括XDC和UCF的区别、UCF到XDC映射、约束顺序。

1、XDC和UCF的区别</strong>

XDC和UCF约束的区别主要包括:

(1) XDC是顺序语言,它是一个带有明确优先级的规则。

(2) 一般来说,UCF应用于网络,而XDC可以应用到引脚、端口和单元对象 (Cell Object)。

(3) UCF的PERIOD约束和XDC的create_clock命令并不等效,这将导致不同的时序结果。

(4) 默认地,对于UCF来说,在异步时钟组之间无时序关系;但是,对于XDC来说,所以时钟之间都存在联系,也就是存在时序关系 (除非有其他约束)(set_clock_groups)。

LTE UE(用户设备)软件无线电(SDR)参考设计

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

赛灵思和SAI技术一同公布了首款LTE UE(用户设备)软件无线电(SDR)参考设计,该设计基于赛灵思Zynq全可编程SOC. 该参考设计可用于开发公共安全无线电,以用于语音、图像和视频通信。它使用Vivado HLS(高级综合)来实现,使得SDR开发人员容易上手使用高级编程语言描述来定制协议层。您可以立即使用来自Avnet的Zynq-7000全可编程SOC/AD9361软件无线电系统开发套件来即刻开始该参考设计的开发工作。

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

在上周的Santa Clara.2014年ARM TECHCON上,Cornerstone Identity展出ZYNQ系列袖珍虹膜ID扫描仪。这个小设备可以捕获眼睛的图像,并与之同时利用虹膜识别来识别出目标人,虹膜识别主要在Zynq SoC的PL(可编程逻辑)部分硬件实现虹膜。以下是扫描仪放置在有明亮区块上的照片:

如何构建您的JESD204B链路

作者:Ken C
在上篇博客《理解JESD204B协议》中,我对 JESD204B 协议中的三个状态进行了概括性的功能介绍。这三个状态对于在链路的 TX 和 RX 之间构建有效数据链路非常重要,它们是:代码组同步 (CGS)、初始信道对齐序列 (ILAS) 和用户数据。今天我将探讨在 TX 与 RX 之间必然会出现的信号发送技术,完成构建有效链路所需的必要步骤。

高层次综合(HLS)-简介

本文是我近段时间的学习总结,主要参考了Xilinx的技术文档以及部分网上其他资料。文档主要包括ug998《Introduction to FPGA Design Using High-Level Synthesis》,ug871《Vivado Design Suite Tutorial :High-level Synthesis》,ug902《Vivado Design Suite User Guide:High-level Synthesis》。受限于个人的FPGA水平,且对于Vivado hls了解不多,如有错误及不当之处,还请指正。

不可错过的400Gbps以太网演示

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

如果你对400GE(400Gbps以太网)有兴趣,你最好去一下2014年10月7日Dallas 开幕的WDM(即下一代光网络)会议。在那里,毫无疑问你会驻足在赛灵思展位前(# 23)观看一个基于赛灵思Virtex UltraScale VU095 FPGA评估板VCU109的Spirent 400G以太网测试系统,该系统连接四个100Gbps的住友电工 CFP4 LR4光模块,。赛灵思VU095 FPGA提供了高速的SerDes端口,用于连接到光模块,以及400GE MAC和PCS IP以支持实现400GE的预标准,同事还提供了一个封包生成器/检查器用于创建和监控400GE流量。Spirent的测试仪同样也是基于赛灵思的FPGA,它包含四套100Gbps的Oclaro公司CFP2 LR4模块,因此演示中也包含一些光通信的互操作性。