利用Xilinx的DSP Supertile降低CNN50倍延时-腾讯联合Xilinx在FPL发表长文

发表于:09/20/2019 , 关键词: DSP Supertile, CNN
密集型计算正使用于有多个深度学习工作负载的数据中心。为了平衡计算效率、性能和总体拥有成本(TCO),使用具有可重配置逻辑资源的现场可编程门阵列(FPGA)提供可接受的加速能力,并与云中的各种计算敏感任务兼容。在本文中,我们开发了一个 FPGA 加速平台,该平台利用统一的framework架构,在数据中心实现通用卷积神经网络(CNN)推断加速。为了克服计算限制,4,... 阅读详情

黑客来袭,保护医疗与工业资产迫在眉睫!

发表于:09/20/2019 , 关键词: 工业物联网, 医疗
现在,黑客们正变得愈发“老练”,他们将攻击对象对准那些敏感的、存在潜在弱点的、复杂的目标,譬如医疗和工业网络。赛灵思医疗与工业物联网解决方案及Zynq® UltraScale+™ SoC平台,能够为医疗和工业设备提供亟需的防御系统,而这也正是医院与制造业工厂的大型网络不可或缺“操作技术”。 WARNING:请确保您的网络安全的情况下,收看视频,了解赛灵思将如何为您的网络保驾护航。... 阅读详情

学会Zynq(25)UART的基本使用方法

发表于:09/20/2019 , 关键词: Zynq, UART
上文对Zynq中的UART控制器做了简单介绍。从本文开始将以实例的方式详细讲述UART的各种使用方法。本文是UART最基础的使用方法,每秒发送一个“hello world”,实现的功能与printf或xil_printf相同。但后面介绍UART更复杂特性的文章,都是在本文设计的基础上进行改动。 SDK程序设计 Vivado中配置Zynq时启用开发板提供的UART接口。SDK中user_uart.... 阅读详情

ZYNQ进阶之路3--PL端UART 发送设计

发表于:09/19/2019 , 关键词: Zynq, UART
在ZYNQ进阶之路2中我们讲解了PL端PWM呼吸灯的设计,本节我们讲解PL端实现串口UART的发送设计。

上新:支持 Qorvo RF 前端的 Zynq UltraScale+ RFSoC 开发套件

发表于:09/19/2019 , 关键词: Qorvo, Zynq-UltraScale, RFSoC
Zynq UltraScale+ RFSoC 开发套件 产品描述 Avnet Zynq® UltraScale+™ RFSOC 开发套件可帮助系统架构师使用 MathWorks 的工具和 Qorvo 业界领先的 RF 组件探索从天线到数字的整个信号链。我们为支持 Avnet RFSoC Explorer® 应用的 MATLAB® & Simulink® 新增了一个支持无线传输的... 阅读详情

质的飞跃,英国 V-nova 描绘 Codec 世界新蓝图

发表于:09/19/2019 , 关键词: Codec, 视频编码
众多大规模视频服务运营商还在提供传统的 H.264 视频流,并通过通用 CPU 中进行编码。但是现在可以利用专用处理功能为视频编码效率带来质的提升,这些功能更适合像转码密集型应用。赛灵思 FPGA 上运行的 PERSEUS Plus 完全涵盖这些处理功能,可提供业界领先的压缩效率,从而显著改善大规模服务的编码密度,大幅度降低运营成本,并且提高体验质量 (QoE)。

让您的创新永不落伍: 赛灵思开发者大会(XDF)报名开启!

发表于:09/19/2019 , 关键词: 赛灵思开发者大会
赛灵思开发者大会 ( Xilinx Developer Forum, XDF ) 2019 即将拉开帷幕!北京站报名通道现已开通!!

【下载】SDAccel 环境用户指南 (中文版)

发表于:09/18/2019 , 关键词: SDAccel, 用户指南
SDAccel™ 环境使用标准编程语言,提供开发和交付 FPGA 加速数据中心应用的框架。SDAccel 环境包括基于 Eclipse的综合开发环境 (IDE) 的熟悉的软件开发流程和能充分使用 FPGA 资源的架构最优化编译器。

vivado约束之时钟路径分析

发表于:09/18/2019 , 关键词: Vivado, 时钟约束
时序不满足约束,会导致以下问题:编译时间长的令人绝望;运行结果靠运气——时对时错。

zcu102(8)AXI_STREAM实现AXI_DMA

发表于:09/18/2019 , 关键词: ZCU102, AXI-DMA
AXI_STREAM的时序:AXI_STREAM接口一般用于大规模持续的无地址映射关系的流数据传输......

关于Verilog中的几种赋值语句

发表于:09/18/2019 , 关键词: Verilog
连续赋值语句是Verilog数据流建模的基本语句,用于对线网进行赋值,等价于门级描述,是从更高的抽象角度来对电路进行描述。连续赋值语句必须以关键词assign开始。

Xilinx Srio详解&IP核使用

发表于:09/18/2019 , 关键词: Xilinx, RapidIO
RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、 低引脚数、 基于数据包交换的互连体系结构,是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入式系统内部互连,支持芯片到芯片、板到板间的通讯,可作为嵌入式设备的背板(Backplane)连接。

位宽不足时数据溢出导致系统“假性卡死”问题分析

发表于:09/17/2019 , 关键词: Verilog, 程序设计
一次常规调试中发现上电后交换机多个口同时打流会导致卡死的现象,最后一步步分析问题出现的原因是位宽不够导致的溢出。

单口RAM、双口RAM、FIFO三者的关系

发表于:09/17/2019 , 关键词: RAM, FIFO
单口与双口的区别在于,单口只有一组数据线与地址线,因此读写不能同时进行;而双口有两组数据线与地址线,读写可同时进行;FIFO读写可同时进行,可以看作是双口;

FPGA设计的几种常用基本时序路径

发表于:09/17/2019 , 关键词: FPGA, 时序
在高速的同步电路设计中,时序决定了一切,要求所有时序路径都必须在约束限制的时钟周期内,这成为设计人员最大的难题,因此,首先确定和分析基本时序路径有助于设计者快速,准确地计算时序裕量,使系统稳定工作,XILINX公司提倡的几种常用基本路径。