Spartan6系列之器件详细介绍、选型参考

1. 概述
  Spartan6系列是一类低成本高容量的FPGA,采用45nm低功耗敷铜技术,能在功耗、性能、成本之间很好地平衡;Spartan6系列内部采用双寄存器、6输入的LUT,还有一系列的内建系统级模块,这些系统级模块有18Kb Block Ram、第二代DSP48A21 Slice、SDRAM存储器接口(DDR接口)、强健的混合型时钟管理模块、Select IO技术、优化的高速串行收发器GTP Transceiver、PCIE接口、先进的系统级电源管理模式、可自动检测配置、具有AES和Device DNA保护的加强IP。Spartan6特别适合于高容量的逻辑设计、面向用户的DSP设计、低成本设计。

一套好的嵌入式工具,究竟需要哪些必要的功能呢?由于来自于工业界的挑战与日俱增,为了协助工程师和科学家克服世界上最艰巨的工程系统设计,嵌入式工具也必须拥有一定的效能与弹性,且还必须能广泛应用于多样化的工程领域中,让同样一套嵌入式工具能发挥出更大的市场价值。NI嵌入式系统总监Jamie Smith指出,CompactRIO效能控制器就是针对这样的需求而生的嵌入式工具。CompactRIO整合了Intel和Xilinx最新的嵌入式技术,提供工程设计上最需要的效能与弹性,而且还有LabVIEW 2014和NI Linux Real-Time的完整支持,非常适合严苛工业级环境中的进阶控制与应用,同时具备高效能处理、客制化时序与触发、模块化C系列I/O的数据传输等功能。

基于FPGA的异步LVDS过采样的研究和实现

摘要:针对LVDS接口,研究并实现了一种基于FPGA的LVDS过采样技术,重点对LVDS过采样技术中系统组成、ISERDESE2、时钟采样、数据恢复单元、时钟同步状态机等关键技术进行了描述,并基于Xilinx FPGA进行了验证,传输速率达到了1.25Gbps。文章的研究为基于FPGA实现系统之间的高速互连具有一定的工程参考价值。

0 引言
在数字系统互联设计中,高速串行传输方式正逐步替代并行传输方式成为主流。作为串行传输标准的一种,低电压差分信号传输(LVDS)接口具有高速率、低功耗、低噪声和低电磁干扰等优点,广泛应用于高速数字系统设计中。而在实际应用中,采用现场可编程门阵列(FPGA)实现高速LVDS是一种性价比较高的技术途径。

Spartan6系列之GTP Transceiver的介绍与使用

1. 什么是GTP transceiver?
  GTP transceiver是FPGA里一种线速度达500Mb/sà6.6Gb/s的收发器,利用FPGA内部可编程资源可对其进行灵活地配置,使其适合不同的需要如以太网、SATA1.0接口等,它的作用是各种高速串行接口的物理层。对Spartan6系列而言,GTPA1_DUAL包含两个GTP transceiver,或者说包含两个通道。

Zynq-7000系列之Zynq-7000系列系统结构概述

相比较经典的FPGA,Zynq-7000系列最大的特点是将处理系统PS和可编程资源PL分离开来,固化了PS系统的存在,实现了真正意义上的SOC(System On Chip)。

1. Zynq-7000系列特征概述
Zynq-7000系列是全可编程片上系统,主要包含PS(processing system)和PL(Programmable Logic)两部分。PL采用28nm工艺;PS以2个Cortex A9的ARM核为核心,还包括片上存储器、片外存储器接口(DDR)和一系列的外设接口。Zynq-7000系列将ARM CPU和外设集成在一个芯片内,使得Zynq-7000系列皆具处理器和FPGA双重特性,特别适用于软硬件协同设计。

你见过连学生都可以开发的自动驾驶汽车吗?

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

虽然不像是在公园里散步或者外出兜兜风那样轻松简单,但是现在搭建一部自动驾驶的汽车已经不再是件难事了,来自KAIST(韩国高等科学技术学院)的工程专业的学生仅仅花费了两年时间就开发出了他们的第一部自动驾驶汽车——EureCar(听起来像Eureka—动漫人物)。EureCar使用了一个高精度了定位系统,七个激光扫描仪和四部摄像机,当它在预先设计好的路线上行驶过程中这些设备能够帮助它避开障碍物,遵守交通法规!这很重要。EureCar Turbo,这是第二部工程车,基于一部浅黄色的现代Veloster车型,仅仅花费了六个月的时间就完成了开发工作,而且只需要两个月的时间就可以为这部车开发出一套全新的软件系统。

基于System Generator的盲均衡器设计与实现

摘 要: 基于System Generator软件,在xc7z020-1clg484芯片上设计了一种高速盲均衡器。该盲均衡器由延迟模块、滤波模块、误差计算模块和系数更新模块构成,采用MCMA算法,使用并行结构和流水线技术。其数据位宽为16 bit,阶数为13阶,能够对16QAM和QPSK信号进行均衡,输入速率达到67 Mb/s。硬件协同仿真结果表明,该高速盲均衡器是有效的。

在无线通信中,由于受多径效应、噪声、衰落等的影响,接收端信号不可避免地存在码间干扰,这样会限制无线通信系统的最大传输率,并导致接收端产生较大的误码率。均衡器可以消除码间干扰,但自适应均衡器具有三大局限性:(1)在多点无线网络通信中,如果发送的周期性训练序列被中断,将导致无法通信;(2)发送周期性的训练序列增加了系统传输的额外开销,降低了传输效率;(3)在一些特殊环境,接收端根本不可能得到发送端的训练序列[1]。基于以上原因,所以提出了盲均衡器。本文采用QPSK和16QAM两种调制方式,使用System Generator软件对其进行设计。首先在Simulink下对MCMA算法进行浮点建模仿真,再利用Xilinx公司模块进行定点仿真,而后由定点仿真模型直接生成FPGA代码,最后下载到芯片中进行测试。

FPGA在图片压缩处理中的巨大优势

在选择FPGA作为新的JPEG处理平台之前,我们搜索过大量的文献、论文以及借助日益强大的网络资源,其中一篇源自2011年电子工程世界的《FPGA末日来临多核处理器GPU将取代之》的文章尤其引起我们关注;GPU作为我们之前几代JPEG处理处理平台之一,确确实发挥了不可或缺的作用,与此同时,我们也不可忽视的日益增大的功耗,以及性能瓶颈不得不让我们反思,多核GPU难道真的是FPGA的末日吗?

基于FPGA的按键边沿检测

抖动的产生
  通常的按键所用开关为机械弹性开关,当机械触点断开、闭合时,由于机械触点的弹性作用,一个按键开关在闭合时不会马上稳定地接通,在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动,为了不产生这种现象而作的措施就是按键消抖。

抖动时间
  抖动时间的长短由按键的机械特性决定,一般为5ms~10ms。这是一个很重要的时间参数,在很多场合都要用到按键稳定闭合时间的长短则是由操作人员的按键动作决定的,一般为零点几秒至数秒。键抖动会引起一次按键被误读多次。为确保FPGA对键的一次闭合仅作一次处理,必须去除键抖动。在键闭合稳定时读取键的状态,并且必须判别到键释放稳定后再作处理。

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

赛灵思公司开发的用于DSP设计的System Generator软件,可以在Vivado和ISE工具集中调用,在FPGA中实现DSP算法,这是一种比HDL语言更简单的一种方式,并且验证算法已经在MATLAB中进行了设计和测试。David Quinn是Nutaq(赛灵思联盟项目的一员)公司的一名工程师,他正在写一系列博客,关于System Generator软件使用的技巧和窍门,集中了它过去几十年的开发经验,到目前为止,已经连载了五篇博客:

关闭FPGA VI引用句柄 (函数)

所属选板:FPGA接口VI和函数

必需:FPGA接口

关闭FPGA VI的引用并可选择重置该VI的执行。默认情况下,“关闭FPGA VI引用”函数可关闭FPGA VI的引用并重置FPGA VI。如需将该函数配置为仅关闭引用,可右键单击该函数并从快捷菜单中选择关闭。

主VI可用于与运行在FPGA终端上的FPGA VI或位文件通信。主VI可运行在计算机上或RT终端上。每个主VI必须打开运行在FPGA终端上的FPGA VI、程序生成规范或位文件的引用。可打开与主VI同属一个LabVIEW项目的FPGA VI或程序生成规范的引用。可带项目内部或外部的任意位文件的引用。

如要打开FPGA VI的引用,FPGA终端、FPGA VI和主控VI必须位于同一个LabVIEW项目中。如打开位文件的引用,主控VI无需位于该项目中。

Adam Taylor玩转MicroZed系列29:MicroZed I/O扩展板卡

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

最近我拿到了一块MicroZed I/O 扩展板卡,这个扩展板补充完善了MicroZed系统化模块(SOM)设计方法,通过分解位于MicroZed开发板背面的两个小型的I/O引脚集管上的I/O引脚来实现,MicroZed通过两个引脚集管与扩展板卡连接。

MicroZed外形小巧

MicroZed外形小巧

本指南提供了 UltraScale 架构器件有关的 PCB 设计和引脚规划参考,指南重点介绍了在 PCB 和接口设计决策层面的一些讨论。

使用中断同步FPGA VI和主控VI(FPGA接口)

某些FPGA终端允许通过FPGA VI生成中断以通知主控VI事件。例如,数据已准备好、产生错误或任务完成。如要判定终端是否支持中断,请访问FPGA终端属性对话框的常规页面的终端信息部分。

等待和确认信号终端

按照下列步骤在主控VI中等待和通知信号中断

1、打开至FPGA VI的引用或位文件。

2、在数据流中需要主控VI等待来自FPGA VI的中断的位置,添加调用方法函数至主控VI的程序框图。请确保连线FPGA VI引用输入输入端。