开发者分享 | 时序路径分析提速

发表于:05/07/2021 , 关键词: 时序收敛, 时序路径, FPGA设计
在 FPGA 设计进程中,时序收敛无疑是一项艰巨的任务。低估这项任务的复杂性常常导致工作规划面临无休止的压力。赛灵思提供了诸多工具,用于帮助缩短时序收敛所需时间,从而加速产品上市。本篇博文描述了一种方法,能够有效减少时序路径问题分析所需工作量

【视频】Vivado IP Integrator 助力实现协作加速设计(中文字幕)

发表于:05/07/2021 , 关键词: Vivado, IP
本视频将探讨Vivado IP集成器的特效与优势以及它如何帮助您解决复杂的设计问题。

Xilinx VCU低延时方案和使用PS DP Live video接口来实现PS和PL的视频数据交换达到节约PL逻辑资源的目的

发表于:05/07/2021 , 关键词: 视频编码器, VCU解码
部分 ZynqUltraScale+MPSoC的可编程逻辑(PL)中包含最新的视频编码器/解码器。这种新型硬化编解码器能够访问来自PL 或PS的视频和音频流,以提供和/或存取达到软件算法50倍的压缩视频信息,从而节省宝贵的系统存储空间

Xilinx FPGA 从SPI Flash 启动配置数据时的地址问题

发表于:05/07/2021 , 关键词: FPGA上电
fpga 上电时,默认是从 flash 的 0x00 地址开始读数据。如 UG470 文档 page144 描述

【工程师分享】强制开放MPSoC的PS-PL接口

发表于:05/06/2021 , 关键词: MPSoC
MPSoC含有PS、PL;在PS和PL之间有大量接口和信号线,比如AXI、时钟、GPIO等。缺省情况下,PS和PL之间有接口和信号线被关闭。加载bit后,软件才会打开PS和PL之间的接口和信号线。比如在文件xfsbl_partition_load.c中,FSBL加载FPGA的bit后会执行下列操作,打开PS和PL之间的接口和信号线

Versal™ 架构如何助力启动设计(中文字幕)

发表于:05/06/2021 , 关键词: Versal
本视频介绍Versal自适应计算加速平台ACAP。介绍了Versal中的仿真和调试功能。

CMOS和TTL与非门多余输入端处理方法【门电路相关问题】

发表于:05/06/2021 , 关键词: CMOS, 门电路
CMOS与非门,只要有一个输入端为低电平,与运算后均为低电平,输出为高电平,影响了输出结果,若接地或悬空会使输出始终为 1。CMOS与门、与非门:多余端通过限流电阻(500Ω)接电源;CMOS或门、或非门:多余端通过限流电阻(500Ω)接地;

经验分享 | 初学者对ZYNQ7000的一些疑问(二)

发表于:05/06/2021 , 关键词: ZYNQ7000
选择了xilinx zynq7z035ffg676这个型号的板子,是因为需要做定位通信的项目。AD9361+ZYNQ 的组合,因为需要自己一个人做PL和PS端的工作,这两部分的很多细节我都不了解,于是我向老板的一个专门做这块的朋友请教了我的一些问题,下面继续来整理一下。

赛灵思 XA Zynq® UltraScale+™ MPSoC 平台助力宏景智驾开发 L1-L4 全栈式自动驾驶解决方案

发表于:04/30/2021 , 关键词: MPSoC, 宏景智驾, ADCU, 自动驾驶
赛灵思车规级 XA Zynq®UltraScale+™ MPSoC 平台提供了特有的自适应能力及高性能计算能力,完美契合宏景智驾 ADCU产品需求,促成了其名为“双子星 (Gemini)”的软硬一体化自动驾驶计算平台 ADCU 的成功推出。

与 Xilinx 探索数据中心自适应计算的未来

发表于:04/30/2021 , 关键词: 自适应计算
Xilinx 为您引入一种突破性的新架构,该架构支持可分解的、可动态重配置的数据中心基础架构。 它被称为“可组合数据中心”,可提供世界最佳的可扩展性能,具备低延迟、可快速重配置等特性,以适应不断变化的工作负载,并可显着降低 TCO。

AnDAPT 推出六种电源方案

发表于:04/30/2021 , 关键词: AnDAPT, 电源管理, PMIC
AnDAPT近日推出六种新型PMIC解决方案,以便能够为Xilinx ZU+ MPSoC FPGA系列和Xilinx定义用例的多个电源轨供电。AnDAPT与Xilinx开展密切合作,提供可加速各种工业及计算应用(包括工业(电机控制、可编程逻辑控制、物联网(IoT))、医疗、网络和数据中心设备。)电源研发周期的设计。

Versal ACAP,APU - 跟踪系统中发生 ATB 停滞可能引发处理器死锁

发表于:04/30/2021 , 关键词: Versal-ACAP
处理器可使用等待事件 (wait for event, WFE) 或等待中断 (wait for interrupt, WFI) 机制来进入低功耗状态。仅当嵌入式跟踪宏单元 (Embedded Trace Macrocell, ETM) 耗尽 AMBA ATB 接口上的所有跟踪字节后,处理器才能进入低功耗状态。

新致华桑推出基于Virtex UltraScale FPGA的第四代大规模原型验证系统

发表于:04/30/2021 , 关键词: 新致华桑, VU19P-FPGA, 原型验证,
近年来,中国国内芯片市场发展迅速,而与之对应的芯片验证,仿真和测试的需求也急剧增加。Newtouch 希望借助最先进的FPGA 技术,升级其PHINEDesign FPGA 原型开发平台。该平台的前三代均基于赛灵思FPGA 平台而开发,其最近两代基于赛灵思Virtex®-7 2000T FPGA 和Virtex® UltraScale™ VU440 FPGA。

【工程师分享】扩展MPSoC中断

发表于:04/29/2021 , 关键词: MPSoC, 中断处理, 每日头条
MPSoC是带ARM处理器和FPGA(PL)的SoC,包含4核A53及其常用外部模块(PS)。A53(PS)使用Arm GIC-400,属于GICv2架构。如果想了解GIC-400的具体细节,请参考文档APU GIC: CoreLink GIC-400 Generic Interrupt Controller, DDI 0471B, r0p1。

经验分享 | 初学者对ZYNQ7000的一些疑问(一)

发表于:04/29/2021 , 关键词: ZYNQ7000
依稀记得,当我第一次接触ZYNQ的时候,是在一个从零开始的项目中,可以说是需求都没确定,只是需要FPGA与ARM结合的平台,在迷茫的选择中,我选择了xilinx zynq7z035ffg676这个型号的板子