LTE UE(用户设备)软件无线电(SDR)参考设计

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

赛灵思和SAI技术一同公布了首款LTE UE(用户设备)软件无线电(SDR)参考设计,该设计基于赛灵思Zynq全可编程SOC. 该参考设计可用于开发公共安全无线电,以用于语音、图像和视频通信。它使用Vivado HLS(高级综合)来实现,使得SDR开发人员容易上手使用高级编程语言描述来定制协议层。您可以立即使用来自Avnet的Zynq-7000全可编程SOC/AD9361软件无线电系统开发套件来即刻开始该参考设计的开发工作。

XDC约束语法规则

本节将介绍XDC约束相关的语法规则。内容包括XDC和UCF的区别、UCF到XDC映射、约束顺序。

1、XDC和UCF的区别</strong>

XDC和UCF约束的区别主要包括:

(1) XDC是顺序语言,它是一个带有明确优先级的规则。

(2) 一般来说,UCF应用于网络,而XDC可以应用到引脚、端口和单元对象 (Cell Object)。

(3) UCF的PERIOD约束和XDC的create_clock命令并不等效,这将导致不同的时序结果。

(4) 默认地,对于UCF来说,在异步时钟组之间无时序关系;但是,对于XDC来说,所以时钟之间都存在联系,也就是存在时序关系 (除非有其他约束)(set_clock_groups)。

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

在上周的Santa Clara.2014年ARM TECHCON上,Cornerstone Identity展出ZYNQ系列袖珍虹膜ID扫描仪。这个小设备可以捕获眼睛的图像,并与之同时利用虹膜识别来识别出目标人,虹膜识别主要在Zynq SoC的PL(可编程逻辑)部分硬件实现虹膜。以下是扫描仪放置在有明亮区块上的照片:

如何构建您的JESD204B链路

作者:Ken C
在上篇博客《理解JESD204B协议》中,我对 JESD204B 协议中的三个状态进行了概括性的功能介绍。这三个状态对于在链路的 TX 和 RX 之间构建有效数据链路非常重要,它们是:代码组同步 (CGS)、初始信道对齐序列 (ILAS) 和用户数据。今天我将探讨在 TX 与 RX 之间必然会出现的信号发送技术,完成构建有效链路所需的必要步骤。

高层次综合(HLS)-简介

本文是我近段时间的学习总结,主要参考了Xilinx的技术文档以及部分网上其他资料。文档主要包括ug998《Introduction to FPGA Design Using High-Level Synthesis》,ug871《Vivado Design Suite Tutorial :High-level Synthesis》,ug902《Vivado Design Suite User Guide:High-level Synthesis》。受限于个人的FPGA水平,且对于Vivado hls了解不多,如有错误及不当之处,还请指正。

不可错过的400Gbps以太网演示

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

如果你对400GE(400Gbps以太网)有兴趣,你最好去一下2014年10月7日Dallas 开幕的WDM(即下一代光网络)会议。在那里,毫无疑问你会驻足在赛灵思展位前(# 23)观看一个基于赛灵思Virtex UltraScale VU095 FPGA评估板VCU109的Spirent 400G以太网测试系统,该系统连接四个100Gbps的住友电工 CFP4 LR4光模块,。赛灵思VU095 FPGA提供了高速的SerDes端口,用于连接到光模块,以及400GE MAC和PCS IP以支持实现400GE的预标准,同事还提供了一个封包生成器/检查器用于创建和监控400GE流量。Spirent的测试仪同样也是基于赛灵思的FPGA,它包含四套100Gbps的Oclaro公司CFP2 LR4模块,因此演示中也包含一些光通信的互操作性。

作者:Steve Leibson, 赛灵思战略营销与业务规划总监
本周的ARM TechCon在Santa Clara 会议中心举行。周四上午11:30,我们将在展览场地拆解两个非常有趣的ZYNQ系列的产品。我猜你不会想错过这个活动,因为我知道在这些拆解中会透露很多设计技巧。

首先,我们拉开 NI VirtualBench箱产品工具的盖子。(这就是自从该产品在一年前宣布我想做的事。) NI VirtualBench集成了混合信号示波器,函数发生器,逻辑分析仪,数字万用表,可编程直流电源的功能,和一组可编程的紧凑封装数字I / O控制线,因此不会占用太多的桌面空间。它采用PC或平板作为其用户界面。

高速CMOS输入DAC中的建立和保持时间测量

作者:Steve Reine

为实现高速DAC的最佳性能,必须满足一定的建立和保持时间要求。在200 MSPS至250 MSPS的时钟速率下,FPGA/ASIC/DAC的全部时序预算并不是一件小事。客户若要完成时序验证,必须清楚列出并明确定义数据手册中的时序规格。

如果建立和保持时间要求得到满足,则时钟边沿到达锁存器时,DAC内部锁存器中的数据就能稳定下来。如果到达锁存时钟边沿时数据处于转换过程中,则被锁存的数据将是不确定的,因而会提高DAC模拟输出的噪底。对于AD9777或AD9786等DAC,十分之几纳秒的误差就会严重影响DAC噪底。图1、图2和图3显示三种情况下AD9786时钟输入/输出和数据信号的示波器测量结果:建立时间要求恰好得到满足时、偏离0.1 ns时和偏离0.5 ns时。这种情况下,AD9786处于主机模式,采用1倍插值,因此输入采样速率与DAC输出采样速率相同。注意,从图1可看出,在这些条件下该DAC的建立时间为–0.7 ns。建立时间为负值的原因是阻挡窗口完全偏向时钟锁存(本例中为下降)边沿的右侧。三幅图中的虚线表示时钟边沿的中部,实线表示数据转换的中部。

Zynq设备树教程(五)

Application-specific data
之前提过,设备树中是一些特殊信息,这样一个驱动可以管理数片类似的硬件。例如,一个LCD显示驱动,分辨率信息和物理尺寸可能出现在设备树中。串口信息要告诉驱动当前的时钟频率。

最简单的,最常用的形式,这个信息由一条赋值语句组成:
xlnx,slv-awidth = <0x20>;

ZYBO板

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

Digilent刚为基于Zynq的低成本ZYBO板发布了51个步骤的嵌入式Linux辅导教程

关于ZYBO的Digilent嵌入式Linux手把手辅导教程提供了每一步指导,为客户定制硬件,编译Linux内核和编写驱动以及用户应用程序。辅导教程整合了关于FPGA逻辑电路设计的知识和技巧,单机软件编程,Linux操作系统和软件开发。教程专门应用于ZYBO,由Digilent提供,189刀/份(学生价125刀/份)。

何时应该选择JESD204B接口?

作者:Sureena Gupta / Worldwide Analog Marketing,德州仪器(TI)

在从事高速数据撷取设计时使用 FPGA 的人大概都听过新 JEDEC 标准「JESD204B」的名号。近期许多工程师均联络德州仪器,希望进一步了解 JESD204B 接口,包括与 FPGA 如何互动、JESD204B 如何让他们的设计更容易执行等。本文介绍 JESD204B 标准演进,以及对系统设计工程师有何影响。

Xilinx命名规则

xilinx公司的FPGA种类繁多,知道了命名规则,看起来应该会舒服很多。

1.xilinx的FPGA命名规则
Xilinx的ug112第一章中介绍了Xilinx公司的FPGA命名规则。一般而言,大的FPGA的上表面是这个样子的。


作者:Dave Wilson,学术营销总监,国家仪器(NI)

“Guerilla rainstorm” 是日本媒体自定义的一个标签,用来指骤然而来的倾盆大雨,这种大雨经常出乎意料的发生,而且每小时的降雨量超过了100毫米。城市热岛效应和当地的大风会导致这些暴风雨,经常会造成非常大的破坏,包括房屋被冲毁和倒塌,河水泛滥和在山区地带的泥石流等。有时甚至会造成人员伤亡。现有的天气雷达系统的设计初衷是预测天气情况和监视飓风和暴雨,而且这些雷达系统体型庞大,价格昂贵,导致了部署和安装的困难。日本的古野电气公司决定开发一个全新的、小型化、高分辨率(1m)、低成本的X波段(9.4GHZ)的雷达装置,为日本的城市和村庄提供“ guerilla storms”的早期预警,减少它造成的破坏。

All Programmable平台:盈利的基础

作者:Mike Santarini,出版商,Xcell杂志

当我作为一名行业记者第一次开始介入IC设计产业,商业的ASIC市场已经达到了它的全盛时期,定制的数字IC业务也迅速转变为ASSP SoCs,作为提高利润率的一种方式。随着最终产品性能的分化和功能设置主要依赖与硬件——性能,电源以及器件的独特功能,商业化的ASIC逐渐占据了优势,但是商业化的ASIC业务是短暂的。

赛灵思推出全新UltraFast嵌入式设计方法指南

Xilinx 扩展 UltraFast™ 设计方法、推出全新 UltraFast 嵌入式设计方法指南、使嵌入式设计团队在通过 Zynq®-7000 All Programmable SoC 创建智能系统时作出明智的决策。