赛灵思专家已经答复的各类问题

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SDK、Bootgen — XIP 模式下未处理的偏置参数 1 由 匿名用户
发表于 3 周 5 天 前
judyzhong
发表于 3 周 5 天 前
LogiCORE IP Aurora 64B66B v10.0 或之后版本、即时NFC – 时钟校正可删除nfc传输 1 由 匿名用户
发表于 19 周 9 小时 前
judyzhong
发表于 19 周 9 小时 前
利用System Generator中的FIR Compiler 6.3 设计一个系数可重载的滤波器 0 zhuluzhulu
发表于 23 周 6 天 前
Kintex-7 FPGAs PICXO module debugging did not respond 0 Jzck_xJ
发表于 31 周 4 天 前
用chipscope测信号时,待测信号的名称全部变为Dataport,而不是工程中的信号名,这是为什么,如何修改过来?(已解答) 2 技术编辑archive1
发表于 4 年 21 周 前
Congle
发表于 2 年 13 周 前
.stapl格式的文件如何烧录? 0 ninglionet123
发表于 3 年 22 周 前
vivado软件仿真新建simulation文件怎么关联被测试的顶层模块 1 ye241474698
发表于 4 年 20 周 前
liuck
发表于 3 年 34 周 前
xilinx现在有Android4.2在Zynq上的移植方案吗?(已解答) 0 技术编辑archive1
发表于 3 年 42 周 前
.BUFR_DIVIDE("BYPASS" )是什么意思?(已解答) 0 技术编辑archive1
发表于 3 年 43 周 前
对于4K,8K 应用有没有很好解决方案?(已解答) 0 技术编辑archive1
发表于 3 年 43 周 前
OmniTek OSVP核是什么?(已解答) 0 技术编辑archive1
发表于 3 年 43 周 前
FPGA芯片的工作温度范围是多少? (已解答) 0 技术编辑archive1
发表于 3 年 43 周 前
VisualApplet还是个新东西,有没有相关文档说明、实用软件? (已解答) 0 技术编辑archive1
发表于 3 年 43 周 前
刚开始学习Zynq-7000,请问是用vivado好还是ISE好 0 技术编辑archive1
发表于 3 年 48 周 前
PCIe中的maxpayload问题 (已解答) 1 技术编辑archive1
发表于 4 年 23 周 前
du520xi
发表于 3 年 49 周 前
关于使用clocking wizard 的询问?(已解答) 1 技术编辑archive1
发表于 4 年 36 周 前
laodahuamanlou
发表于 3 年 49 周 前
xilinx的双口ram,我调用了个双口ram,但是图上的ena和wea,我分的不是很清楚,有谁可以告诉下我,wea怎么用啊?(已解答) 0 技术编辑archive1
发表于 3 年 51 周 前
PL中的HDL如何独立运行?(已解答) 0 技术编辑archive1
发表于 4 年 7 周 前
有关Clock Wizard 问题?(已解答) 0 技术编辑archive1
发表于 4 年 11 周 前
FPGA如何实现延时?(已解答) 0 技术编辑archive1
发表于 4 年 12 周 前
为什么在使用ISE的IP生成25MHZ到一个8MHZ时,如果不选择输出带BUFG就会必须CLKFB_IN、CLKFB_OUT呢?(已解答) 0 技术编辑archive1
发表于 4 年 12 周 前
关于DDR3时钟的问题?(已解答) 0 技术编辑archive1
发表于 4 年 12 周 前
设计cic滤波器有几个参数?(已解答) 0 技术编辑archive1
发表于 4 年 12 周 前
iscount是什么作用?(已解答) 0 技术编辑archive1
发表于 4 年 12 周 前
请问在VHDL里将一个信号置为open是什么意思?(已解答) 0 技术编辑archive1
发表于 4 年 12 周 前
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