FPGA交流群问答

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spartan6 LVDS最大输入输出频率是多少,这类的信息应该查阅哪些手册 0 gshop
发表于 1 天 1 小时 前
同时调用两个相同的IP核时,在与后面的模块连接时,如何将这两个IP核名字一样的接口区分开来 0 zhang_shan_zhang
发表于 3 周 2 天 前
DSP48E1 (函数) 0 judyzhong
发表于 7 周 4 天 前
ISE工程中只有.ise文件,如何导入vivado 0 sicixingchen
发表于 13 周 1 天 前
microblaze导出edif文件后,blockram的.bmm文件如何在上层设计中使用和配置? 1 由 匿名用户
发表于 13 周 5 天 前
judyzhong
发表于 13 周 5 天 前
自制FPGA板子,xilinx的主控init_b一直是低电平 0 ASDW
发表于 13 周 6 天 前
怎么在代码里实现三模冗余? 0 judyzhong
发表于 14 周 2 天 前
如何理解有关XADC的UG480中的例程,谢谢! 0 zzh_hit
发表于 17 周 4 天 前
clock wizard 5.2 时钟输出相位问题 0 fylhss
发表于 17 周 5 天 前
利用FPGA能产生1nS脉冲吗 0 JohnZDeng
发表于 19 周 5 天 前
怎样参考xapp1218-axi-vdma-for-kc705在zc702上建立相应工程 0 马大哈先生
发表于 21 周 4 天 前
请问vivado编译的时候优化策略改为速度,不在乎面积。请问在哪里设置的? 1 由 匿名用户
发表于 27 周 4 天 前
judyzhong
发表于 27 周 4 天 前
求帮助贴 0 枫叶小白
发表于 32 周 2 天 前
microblaz 与逻辑接口可以用fifo吗? 0 judyzhong
发表于 38 周 1 天 前
Axi-epc参数,调节不了总线时序? 0 zdw84
发表于 42 周 9 小时 前
第一次用,工具求助 0 lzylaser1108
发表于 45 周 2 天 前
用vhdl语言时何时生成寄存器何时向寄存器中写入数据 0
发表于 48 周 6 天 前
VHDL语言中使用case语句综合出警告,请问这个问题怎么解 0
发表于 49 周 5 天 前
高速接口里面的CC和CB都有什么作用? 1 由 匿名用户
发表于 1 年 2 周 前
judyzhong
发表于 1 年 2 周 前
如果我的GT是64bit,如果支持CC在RX是不是很难对齐呢? 1 由 匿名用户
发表于 1 年 2 周 前
judyzhong
发表于 1 年 2 周 前
reVISION和HLS区别主要是什么? 1 由 匿名用户
发表于 1 年 2 周 前
judyzhong
发表于 1 年 2 周 前
Atlys开发板(Spartan 6xl45),impact指定mcs文件时出问题 0 qq13882525704
发表于 1 年 4 周 前
vivado16.2仿真官方的JESD204B的example结果有很多不确定值 1 hellozrf22
发表于 1 年 4 周 前
hellozrf22
发表于 1 年 4 周 前
impact使用问题 0 _qqadi
发表于 1 年 6 周 前
学习FPGA需要注意的几个问题 0 技术小白88
发表于 1 年 14 周 前
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