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AMD 推出 Embedded+ 架构
KR260 DPU配置教程3
Vitis 统一软件平台文档
一文看懂异步 FIFO 架构(三) 双时钟的异步 FIFO
该系列的第二部分描述了一种可能的双时钟设计的架构。在第三部分中,我们将探索另一种选择双时钟 FIFO 架构
2022-08-17 |
FIFO
睿赛德科技和AMD 赛灵思达成合作,RT-Thread专业版全面支持Zynq系列芯片
面向安全关键领域的 RT-Thread 专业版高安全实时操作系统近日已实现了对于AMD 赛灵思自适应平台的全面支持
2022-08-16 |
RT-Thread
,
Zynq
想学习FPGA图像处理,这些原理和方法一定要知道!
图像在采集和传输的过程中,通常会产生噪声,使图像质量降低,影响后续处理。因此须对图像进行一些图像滤波、图像增强等预处理
2022-08-16 |
图像处理
,
FPGA
RAM IP核简介及实验
一片RAM中分为许多小格,每一片容量为36k,根据设定的位宽决定了这片RAM可以存放分为几格
2022-08-16 |
RAM
,
IP核
史上最全的SpinalHDL运行VCS+Vivado教程
本篇文章来源于微信群中的网友,分享下在SpinalHDL里如何丝滑的运行VCS跑Vivado相关仿真。
2022-08-16 |
SpinalHDL
,
Vivado教程
Serdes系列总结——Xilinx ibert IP使用
IBERT ip的设置非常简单,只要设置好serdes管脚对应的信息即可,生成的example直接是可以生成bit
2022-08-15 |
SerDes
利用IBERT IP核实现GTX收发器硬件误码率测试实例
本测试实例教程使用IBERT工具对与SFP连接的GTX进行5 Gbps速率下的测试。
2022-08-15 |
IBERT
,
GTX收发器
,
Kintex-7
资源和时序优化之一
对于搞FPGA的人来说,资源和时序的优化,应该是一个永恒的话题
2022-08-15 |
时序
一文看懂异步 FIFO 架构(二) 读写时钟独立的异步 FIFO
在本系列的前一部分中,我们看到了如何使用以下方法设计同步 FIFO一个双端口、非寄存输出 RAM。
2022-08-15 |
FIFO
Serdes系列总结——Xilinx serdes IP使用(三)——12G serdes
12.16512G的serdes,一个输入为64bit,输出为64bit的6664B编码的4对serdes例程,参考时钟为122.88MHz
2022-08-12 |
SerDes
FPGA的复位设计
无论是FPGA开发还是芯片开发,其中一个重要的环节就是复位设计,本文主要说明FPGA的复位设计
2022-08-12 |
FPGA复位
Vivado HLS学习(四)
数组在RTL中映射为memory,一般HLS会自动决定最合适的memory,但也支持通过RESOURCE指令具体的memory实现
2022-08-12 |
Vivado HLS
FPGA Xilinx MMCM深入学习
研究7系列MMCME2_ADV原语,看能否自己对MMCME2_ADV封装,这样避免工程在不同器件及版本之间切换
2022-08-12 |
MMCM
如何实现FPGA的可重复性设计
满足设计中的时序要求本身可能很困难,所以生成 100% 可重复的时序设计似乎是不可能的。
2022-08-11 |
FPGA
,
WP361
,
HDL设计
AMD 赛灵思技术助力 ABB Robotics协作机器人
您将了解 AMD 赛灵思的自适应计算技术如何助力开发 ABB Robotics 的最新系列协作机器人 GoFa™。
2022-08-11 |
ABB-Robotics
,
协作机器人
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