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AMD和黑莓合作:推动下一代机器人系统的演进
AMD推出第二代Versal系列器件,为AI驱动型嵌入式系统提供端到端加速
五大理由|为嵌入式应用选择 AMD Spartan UltraScale+ FPGA
ZYNQ学习之路——创建PetaLinux工程
在前面的学习中,我们知道如何根据PetaLinux BSP设计去创建一个工程,现在,我们结合Vivado设计我们自己PetaLinux系统。
2021-10-22 |
Zynq
,
Petalinux
Vivado 仿真器 - 了解波形数据库文件 (WDB) 和波配置文件 (WCFG)
Vivado 仿真器 中的实时仿真包含以下内容: 波形数据库文件 (WDB),其中包含所有仿真数据。 波形配置文件 (WCFG),其中包含与波配置中的对象相关联的顺序和设置。 这两种类型的文件之间有什么区别?它们之间有什么关系?
2021-10-21 |
Vivado仿真器
您是否了解过赛灵思应用商店?评估和购买 Alveo 及 Kria SOM 解决方案的一站式商店
赛灵思应用商店提供一个强大的平台,其可使用一个简单易用的安全数字版权管理 (DRM) 基础架构来发布、营销和销售您的解决方案,以覆盖云和本地范围内的全球客户。操作非常简单,我们的应用采用支持 DRM 的 Docker 容器封装,非常安全,可提供便捷的信用卡结算。
2021-10-21 |
赛灵思应用商店
使用 Vitis 实现高性能嵌入式 Vivado 分析
学习如何在 ZCU104 评估板上使用 VCU、DPU 和 PL 来构建和运行视频分析示例应用。
2021-10-21 |
Vitis
,
Vivado
,
ZCU104
Xilinx 2020.1 MIG核读写DDR3内存,新建工程时配置MIG核的完整步骤
本文以XC7A35TFGG484-2这款芯片为例,采用米联客FPGA开发板,用MIG核驱动DDR3内存。FPGA外接的晶振大小为50MHz,DDR3内存的驱动频率(ddr3_ck_p和ddr3_ck_n)为400MHz。选用的DDR3内存型号为MT41K128M16,内存容量为256MB。
2021-10-21 |
MIG
,
DDR3L
XPE 助力设计早期准确功耗估算
对于任何一项设计,要想尽可能实现最低的功率包络,都需要在设计周期早期准确估算功耗。早期估算有助于选择合适的器件、充分发挥架构优势、更改设计拓扑,以及使用不同 IP 块。在设计阶段早期妥善权衡取舍,可以帮助用户在满足规格要求的同时,将自身产品更快速推向市场。本文档旨在介绍如何根据 Versal™ ACAP 架构的描述来使用 Xilinx Power Estimator (XPE)。
2021-10-20 |
XPE
,
功耗估算
,
Versal-ACAP
,
每日头条
如何在批模式下运行 Vivado 仿真器?
在 Windows 下,我喜欢在批处理模式下运行 Vivado 仿真器。 我创建了仿真批文件 (.bat) ,包含以下命令。当我运行批文件,执行第一条命令后脚本中止。如何正确在批模式下运行 Vivado 仿真器?
2021-10-20 |
Vivado
,
仿真器
借助ROS 2实现软件定义自适应机器人
FPGA 能够自适应生成定制计算架构,以前所未有的灵活性、更短的设计周期、更低的开发成本,助力各类机器人应用。机器人是一种复合系统,它由感知周边环境的传感器、根据感知采取行动的致动器和负责处理数据的计算构成,从而对其应用做出连贯一致的响应。在很大程度上,机器人技术是一种系统集成的艺术,在软件和硬件方面皆是如此。
2021-10-20 |
ROS-2
,
机器人
,
KRIA
【FPGA培训课程系列】高层次综合开发工具Vitis HLS设计实现及优化
为期2天的培训课程,介绍了基于Vitis HLS工具的综合策略、特性,如何最优化吞吐量、面积、延迟、接口创建、仿真代码编辑和编码注意事项;最终,还将通过基于图像处理的实际案例分享,给学员展示完整的Vitis HLS工程开发过程,以及如何进行有效的设计优化和调试。
2021-10-20 |
高层次综合
,
Vitis-HLS
Xilinx 系列FPGA Select IO简介连载二
在SelectIO简介连载一中介绍了其架构,本章会继续介绍如何使用其gearbox功能来实现不同的比率的串并转换功能。7 Series FPGA中LVDS使用了ISERDESE2,SDR Rate可设为2,3,4,5,6,7,8。DDR Rate可设为4,6,8,10,14。
2021-10-19 |
SelectIO
管脚约束问题导致生成bit时报错 如何在不重新Implentation情况下生成bit?
在FPGA开发中,我们经常遇到因为管脚忘记约束,导致最后生成bit的时候报错。像上面这个图中,由于在约束中忘记指定mdc和mdio的电平,再经过了长时间的综合和实现后,最后的Generate Bitstream报错了。这种情况下,如何才能不重新Implementation的情况下生成bit呢?
2021-10-19 |
管脚约束
,
ECO
如何 在 UltraScale+ 设计中使用 CPLLPD 引脚
在 UltraScale+ 收发器中,CPLL 用于设计时,有一个校准块必须使用,才能确保 CPLL 的功能正确。该模块使用 CPLLPD 引脚,因此不能用于其正常功能。
2021-10-19 |
CPLLPD
如何使用 Ultra96-V2 开发板进行开发
学习如何在 Vitis 环境中使用 Ultra96-V2 开发板进行开发。
2021-10-19 |
Ultra96-V2
FPGA跨异步时钟ASYNC_REG和XPM_CDC处理
FPGA中跨异步时钟处理的方法,是面试中经常碰到的问题,也是我们平时工作中经常会碰到的场景,对于单bit的跨异步时钟处理,我们最常用的方法就是打两拍,但这时这两级寄存器最好是放到同一个Slice中,比如下面的代码
2021-10-18 |
跨时钟域
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FPGA
开源100 Gbps NIC Corundum环境搭建介绍(一)
公众号文章《业界第一个真正意义上开源100 Gbps NIC Corundum介绍》和《揭秘:普通电脑换上Xilinx Alveo U50 100G网卡传文件会有多快?》发出后,得到了很多粉丝的关注,大家纷纷留言询问重现开源工程的详细过程。团队李钊同学详细写了一下具体的实现步骤,具体如下
2021-10-18 |
Alveo-U50
,
VCU118
,
Corundum
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