Zynq PS读写PL端BRAM

发表于:08/02/2018 , 关键词: BRAM, Zynq
本篇文章目的是使用Block Memory进行PS和PL的数据交互或者数据共享,通过zynq PS端的Master GP0端口向BRAM写数据,然后再通过PS端的Mater GP1把数据读出来,将结果打印输出到串口终端显示。 涉及到AXI BRAM Controller 和 Block Memery Generator等IP的使用。 本系列文章尽可能的让每一个实验都相对独立,过程尽可能保证完整性... 阅读详情

无以伦比的系统级功耗削减方案

发表于:08/01/2018 , 关键词: 电源管理
Xilinx 器件可通过精选芯片工艺和功耗架构为所有产品组合实现高电源效率,包括 Spartan-6 系列及 7 系列、UltraScale 以及 UltraScale+ FPGA 和 SoC。对于每一代产品,Xilinx 都不断提升其节电功能,包括工艺改进、架构创新、电压缩放策略以及高级软件优化策略等。以下是特定产品组合功能的详细信息、芯片工艺优势和基准比较。电源估算、热模型、... 阅读详情

机器学习中的常见问题——几种梯度下降法

发表于:08/01/2018 , 关键词: 梯度下降法
一、梯度下降法 在机器学习算法中,对于很多监督学习模型,需要对原始的模型构建损失函数l,接下来便是通过优化算法对损失函数l进行优化,以便寻找到最优的参数θ。在求解机器学习参数θ的优化算法中,使用较多的是基于梯度下降的优化算法(Gradient Descent, GD)。 梯度下降法有很多优点,其中,在梯度下降法的求解过程中,只需求解损失函数的一阶导数,计算的代价比较小,... 阅读详情

学会System Generator(6)——设计优化与导入MATLAB变量

发表于:08/01/2018 , 关键词: Matlab, system-generator
本文是该系列的第6篇。第2篇中以数字滤波器的设计为主题,介绍了System Generator的完整设计流程;第4篇对设计进行了资源分析。本文将在此基础上,讨论如何对设计进行优化,以及介绍System Generator可以导入MATLAB的工作区(workspace)变量的特性。 优化设计 在第4篇中我们进行了设计的资源分析,结果如下: 该设计使用了6个DSP单元,... 阅读详情

ADC详解

发表于:08/01/2018 , 关键词: ADC, 今日头条, 模数转换器
ADC ADC是模数转换器转换器 的供应商的英文简称,是一种能将模拟信号转变为数字信号的电子元件。通常是将信号采样并保持以后,再进行量化和编码,这两个过程是在转化的同时实现的。 ADC的转换步骤   模数转换一般要经过采样、保持和量化、编码这几个步骤。在实际电路中,有些过程是合并进行的,如采样和保持,量化和编码在转换过程中是同时实现的。   采样定理:当采样频率大于模拟信号中最高频率成分的两倍时... 阅读详情

2018 IEEE最热门47种编程语言发榜!Python雄踞四项第一

发表于:08/01/2018 , 关键词: python, 编程语言
今天,IEEE Spectrum发布了最新的第五届年度编程语言交互排行榜!Python不但雄踞第一,在综合指数、用户增速、就业优势和开源语言单项中,全部霸占榜首。人生苦短,你还不用Python吗? 今天,IEEE Spectrum发布了最新的第五届年度编程语言交互排行榜! 这个榜单综合了9个来源的11个指标,对47种编程语言的流行程度进行排名。 当然了,每个程序员都有自己心目中“最好的语言”,... 阅读详情

基于FPGA的DDR3六通道读写防冲突设计

发表于:07/31/2018 , 关键词: DDR3
作者:张凤麒,张延彬,王忠勇;2018年电子技术应用第7期 摘要: 为了解决期货行情数据加速处理中多个通道同时访问DDR3时出现的数据读写冲突问题,实现了一种基于FPGA的DDR3六通道读写防冲突设计,完成了对单片DDR3内存条的多通道实时访问控制需求。通过ChipScope工具采样结果证明了设计的可行性,提高了并行处理的速度,极大程度地降低了期货行情数据处理中行情计算的时间开销,... 阅读详情

【视频】在 DSP48E2 Slice 中使用广泛的多路复用器产品反馈

发表于:07/31/2018 , 关键词: DSP48E2
如何在 UltraScale 架构 DSP48E2 slice 中使用最新广泛多路复用器产品反馈功能。本视频将介绍如何使用随 Vivado Design Suite 2016.1 提供的 verilog CMACC 模板实现、复杂乘积累加函数。

学会System Generator(5)Gateway In和Gateway Out详解

发表于:07/31/2018 , 关键词:
本文是该系列的第5篇。第2篇中以数字滤波器的设计为主题,介绍了System Generator的完整设计流程。本文将对其中使用到的Gateway In和Gateway Out模块进行详细介绍。 Simulink到FPGA的转换 Simulink中的仿真模型为连续时间系统,数据格式多种多样;而FPGA中为离散时间系统,数据必须用一定的位数进行量化。两者之间必须要进行从连续到离散的转换、... 阅读详情

异构计算,你准备好了么?

发表于:07/31/2018 , 关键词: 异构计算
摩尔定律失灵了,已是不争的事实。单纯的提升一种芯片性能变的代价越来越高,与此同时,异构计算成为提高计算力的主流方向。 什么是异构计算?异构计算的前景怎么样?OpenPOWER系统上FPGA异构计算的先进技术又有哪些? 为此,小编恶补了一下异构计算的相关知识,并总结出如下几个基本知识点,给大家分享。如有不足,欢迎大家留言补充~ ● 异构计算(Heterogeneous Computing)... 阅读详情

学会System Generator(4)资源分析与时序分析

发表于:07/30/2018 , 关键词:
本文是该系列的第4篇,第2篇以数字滤波器的设计为主题,介绍了System Generator的完整设计流程;第3篇介绍了 System Generator导出设计的说明文档和testbench的特性。本文将介绍System Generator对设计进行资源分析和时序分析的相关方法。 查看分析结果 本文在第2篇设计的数字滤波器模型基础上运行分析。System... 阅读详情

按小时计费的 Vivado 许可证来了!

发表于:07/30/2018 , 关键词: Vivado
重磅消息 今天我们非常高兴宣布,Plunify 将与赛灵思在 Plunify Cloud 云平台上,合作推出按需供应的 Vivado 设计套装 HLx 版本软件的许可证!Plunify Cloud 云平台构建在世界上最大的云供应商 – 亚马逊网络服务 (Amazon Web Services)。 此次Plunify 和赛灵思的全新合作,会给您带来哪些全新云端体验呢?

必备且必会!嵌入式视觉开发减负“三件套”

发表于:07/30/2018 , 关键词: 嵌入式视觉
嵌入式视觉开发难不难?过来人会告诉你:难! 试想一下,在一个通常性能受限的嵌入式架构中去跑复杂的视觉处理算法,还要平衡功耗、尺寸、成本、开发周期等因素,确实不容易。如果你面对的是工业或汽车这种对实时性和可靠性要求较高的场合,视觉处理要又快又准,容不得半点闪失。而且现在都人工智能(AI)时代了来了,机器学习是不是也应该支持一下?所以,嵌入式视觉开发者头上总会有个大大的“鸭梨”。 不过,... 阅读详情

学会System Generator(3)——生成说明文档与testbench

发表于:07/27/2018 , 关键词: System Generator
本文是该系列的第3篇,上一篇以数字滤波器的设计为主题,介绍了System Generator的完整设计流程,最后自己编写testbench在示例工程中对System Generator导出的IP核进行测试。其实System Generator就可以导出整个设计的说明文档以及一个testbench,本文将介绍如何使用该特性。 生成说明文档 本文在上一篇设计的数字滤波器模型基础上进行修改。... 阅读详情

Zynq-7000 Uboot如何编译

发表于:07/27/2018 , 关键词: Zynq-7000
很多人拿到uboot,编译不知如何下手! 其实,这个世界上的万事万物,都有一个“纹理”。庖丁解牛之所以游刃有余,是因为他掌握了牛的纹理,顺着这些纹理就应该很容易。 那么我们的uboot的纹理在哪里呢? 很多初学者,拿到这种代码从来没有去看过它的README或者document!这两个文本文件是非常重要的东西,可惜呀!很多人不去看readme而去请教别人,google,baidu,跑图书馆。其实... 阅读详情