Xilinx 7系列FPGA Multiboot介绍

发表于:02/20/2019 , 关键词: Multiboot, Xilinx
在远程更新的时候,有时候需要双镜像来保护设计的稳定性。在进行更新设计的时候,只更新一个镜像,另一个镜像在部署之前就测试过没问题并不再更新。当更新出错时,通过不被更新的镜像进行一些操作,可以将更新失败的数据重新写入Flash。这样即使更新出错,也能保证设计至少可以被远程恢复。本文对Xilinx 7系列的Multiboot做一些简单介绍。

【秘籍】Python高效编程技巧

发表于:02/20/2019 , 关键词: python, 编程技巧
初识Python语言,觉得python满足了我上学时候对编程语言的所有要求。python语言的高效编程技巧让我们这些大学曾经苦逼学了四年c或者c++的人,兴奋的不行不行的,终于解脱了。高级语言,如果做不到这样,还扯啥高级呢?

verilog中SRL16E的使用方法与接口说明

发表于:02/20/2019 , 关键词: Verilog, SRL16E
FPGA开发过程中是免不了要用到移位寄存器的,传统的移位寄存器是通过寄存器(或者叫触发器)实现的,占用的是FPGA内部的逻辑资源,当要移位的次数过多时,自然会耗费更多资源。但是如果用LUT(look up table)查找表实现的话就很轻松了

【XDF资料下载】FPGA 在 iFLYTEK 中的研究与应用

发表于:02/19/2019 , 关键词: FPGA, iFLYTEK
科大讯飞高级架构师江宏武分享FPGA 在 iFLYTEK 中的研究与应用

System Generator从入门到放弃(九)-利用Vivado HLS block实现Vivado HLS调用C/C++代码

发表于:02/19/2019 , 关键词: System Generator, Vivado HLS
ug948中提供的官方例程为图像的中值滤波,该设计将一副256*256大小的RGB图像,添加噪声后提取出其中的Y通道,使用C++语言完成中值滤波。该设计将在Simulink环境下进行仿真。本次设计的流程是利用Vivado HLS建立C/C++代码,Export RTL–>System Generator–>Vivado。

Vivado使用技巧(25):Block Synthesis技术

发表于:02/19/2019 , 关键词: Vivado
本文将介绍Vivado提供的块级综合流程(Block Synthesis Flow),允许设计者将某些全局设置和策略应用于特定的层次结构中,且可以与设计中的其它模块不同。

ZynqNet解析(四)FPGA端程序解析

发表于:02/18/2019 , 关键词: ZynqNet
背景:ZynqNet能在xilinx的FPGA上实现deep compression的网络,FPGA端程序运用传入每层数据运算后存在DRAM上。 目的:读懂ZynqNet的FPGA端的代码。 FPGA端代码经过HLS高层次综合为硬件语言实现在FPGA上。为fpga_top.cpp与fpga_top.hpp 程序包括: fpga_top gpool_cache image_cache... 阅读详情

形象理解深度学习中八大类型卷积

发表于:02/18/2019 , 关键词: 深度学习, 卷积网络
本文总结了深度学习中常用的八大类型的卷积,以非常形象的方式帮助你建立直觉理解,为你的深度学习提供有益的参考。

【XDF资料下载】用于实时/动态图像处理的 API

发表于:02/18/2019 , 关键词: API, 图像处理
用于实时/动态图像处理的 API

Vivado中coe与mif的区别与联系

发表于:02/18/2019 , 关键词:
前几天折腾zynq下bram作为rom使用,初始化rom时需要用到.coe文件,但在vivado中“generate output products”后,还会生成.mif文件,下面看一下两个文件的内容。

【视频】ZF ProAI 带来的 L4 级自动驾驶体验

发表于:02/15/2019 , 关键词: 自动驾驶, Ralph-Wittig, ProAI-Gen3
本视频演示了运行在赛灵思 Zynq UltraScale+ MPSoC ZU11 性能板上的 ZF ProAI Gen3 平台。该平台是 ZF (采埃孚公司)与赛灵思联合开发。赛灵思处理器为 ZF 平台带来了低延迟、高性能的 AI 计算

关于Vivado2017.4的IFFT的IP核仿真总结【转载】

发表于:02/15/2019 , 关键词: Vivado2017.4, IP核, 仿真
要做无线通信,必定会接触到傅里叶变换,要做傅里叶变换肯定会接触到IFFT变换,它将傅里叶变换的乘法和加法次数极大的缩减,而且在xilinx的IP中有关于IFFT的核,直接调用它可以缩短开发流程。下面开始讲解vivado关于IFFT的IP核运用步骤:

Xilinx ZYNQ UltraScale+系列连载[第二篇]器件概览

发表于:02/15/2019 , 关键词:
Zynq UltraScale+MPSoC系列器件共有四个大的系列,分别是CG系列、EG系列和EV系列,其中EG系列和EV系列提供汽车级和军品级器件。相较与上一代ZYNQ-7000产品,器件性能优越性主要体现在:

【XDF资料下载】面向实时应用、基于 FPGA 的 AI Power 视频转码

发表于:02/15/2019 , 关键词: FPGA, 视频转码, AI
面向实时应用、基于 FPGA 的 AI Power 视频转码

System Generator从入门到放弃(八)-使用多时钟域实现多速率系统设计

发表于:02/15/2019 , 关键词: System Generator
多速率的概念是相对于单速率(Single Rate)信号处理而言的。单速率是指整个信号处理流程中只有一种数据速率;多速率是指系统中存在多个数据速率。使用多速率信号处理可以节省存储空间、减少通信数据量、减少运算量、减轻设计难度