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AMD 推出 Embedded+ 架构
KR260 DPU配置教程3
Vitis 统一软件平台文档
赛灵思/GTX高速接口通关简介
SATA 接口只有几根线为什么那么示的10Gbps(万快?连上网线显兆网)是很令人是不兴奋
2022-12-19 |
赛灵思
,
GTX高速接口
FPGA简介——以单片机为例解说FPGA
什么是FPGA? 我们的FPGA有个中文名称叫“现场可编程的门阵列”,这又是一个什么概念呢?
2022-12-19 |
FPGA
,
单片机
在赛灵思FPGA SoC平台上使用Vitis AI加速人工智能应用
Xilinx Vitis AI 提供了一个工作流程,使用简单的流程在 Xilinx 深度学习处理单元上部署深度学习推理应用
2022-12-16 |
Vitis AI
,
人工智能
,
每日头条
Xilinx Vivado的RTL分析(RTL analysis)、综合(synthesis)和实现(implementation)的区别?
本文介绍RTL分析、综合、实现的具体含义和区别
2022-12-16 |
RTL
,
Vivado
Xilinx IP解析之Processor System Reset v5.0
Xilinx处理器系统复位模块允许客户通过设置某些参数来启用/禁用功能,从而根据自己的应用来定制设计
2022-12-16 |
IP
RFSoC应用笔记 - RF数据转换器(4):RFSoC关键配置之RF-ADC内部解析(二)
本文参考官方手册,主要对RFSoC ADC的数字数据路径相关功能进行介绍。
2022-12-16 |
RFSoC
,
RF-ADC
,
RF数据转换器
自适应计算助力工业应用
对于工业企业而言,推进数字化转型至关重要,以此才能保持竞争力,并为客户提供价值
2022-12-15 |
自适应计算
,
工业应用
,
KRIA
利用Block Design加速设计
Xilinx越来越多的例程,给出的参考设计是基于Block Design设计方法的
2022-12-15 |
Block-Design
,
PCIe
,
每日头条
Xilinx 7系列FPGA收发器架构之发送器(TX)(七)
本文我们继续介绍FPGA收发器TX结构和功能。
2022-12-15 |
7系列FPGA
,
收发器
,
发送器
Verilog语法之`define、`undef
在日常的编码过程中,常常碰到一个参数会被到处调用的情况,比如时钟的定义和调用
2022-12-15 |
Verilog
数据中心加速芯片需求大爆发,FPGA正领跑市场
本文我们就来具体看一下,为什么FPGA能够在数据中心加速领域领跑?具体的优势有哪些?
2022-12-14 |
数据中心加速器
,
FPGA
,
Alveo
,
每日头条
FPGA开发技巧备忘录——如何修改vivado IP源码
为什么要修改IP核内的源码,说如何之前,先说为什么。
2022-12-14 |
FPGA开发
,
Vivado
,
IP源码
RFSoC应用笔记 - RF数据转换器(3):RFSoC关键配置之RF-ADC内部解析(一)
本文主要对RFSoC的ADC内部结构以及数字步进衰减器和过压功能进行介绍。
2022-12-14 |
RFSoC
,
RF数据转换器
,
ADC
Xilinx 7系列FPGA收发器架构之发送器(TX)(六)
本文介绍以下内容:GTX/GTH收发器TX结构,GTX/GTH收发器TX接口配置和时钟方案
2022-12-14 |
7系列FPGA
,
收发器
,
发送器
Verilog语法之条件编译指令`ifdef, `ifndef,`else, `elsif, `endif
Verilog的编译和C语言的编译二者自然不可同日而语,具体到FPGA的开发
2022-12-13 |
Verilog
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