大型设计中FPGA 的多时钟设计策略详解

Tim Behne
Microwave Networks 公司软件与信号处理部经理
timothyb@microwavenetworks.com
利用FPGA 实现大型设计时,可能需要FPGA 具有以多个时钟运行的多重数据通路,这种多时钟FPGA 设计必须特别小心,需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟,以及如何进行布线,本文将对这些设计策略深入阐述。

附件大小
大型设计中FPGA 的多时钟设计策略详解210.83 KB

1 条评论

(1楼)抖动?

warking 在 星期一, 02/10/2014 - 15:52 发表。

抖动是一个触发器的一个时钟输入到另一个触发器的时钟输入的最大延迟?不太正确吧