JESD204B与串行LVDS接口相比针对宽带数据转换器应用的考虑

作者:George Diniz 高速数据转换器部产品线总监 ADI公司

JESD204B简介

开发串行接口业界标准JESD204A的目的在于解决以高效率且省钱的方式互连最新宽带数据转换器与其他系统IC的问题。其动机在于通过采用可调整高速串行接口,对接口进行标准化,降低数据转换器与其他设备,如FPGA和SoC之间的数字输入/输出数量。

趋势显示,最新应用以及现有应用的升级,正不断要求数据转换器有更高的采样频率和数据分辨率以及更高的宽带。这些宽带转换器传送和获取数据暴露了一个非常大的设计问题,即现有I/O技术带宽的限制导致转换器产品需要使用的引脚数更多。其结果便是PCB设计随着互连密度的增加而更复杂。其挑战在于进行大量高速数据信号走线的同时控制电噪声,以及提供Gsps级别的宽带数据转换器采样频率的能力、使用更少的互连、简化PCB布局难题并实现更小的尺寸,且不降低整体系统性能。

市场力量继续施压,要求给定系统拥有更多特性和功能以及更好的性能,推动了对更高数据处理能力的要求。高速ADC和DAC至FPGA接口已成为某些系统OEM厂商满足下一代大量数据处理需要的限制因素。JESD204B串行接口规范专为解决这一关键数据链路的问题而建立。图1表示使用JESD204A/B的典型高速转换器至FPGA互连配置。

图1:使用JESD204A/B接口的典型高速转换器至FPGA互连配置。(来源:Xilinx)

图1:使用JESD204A/B接口的典型高速转换器至FPGA互连配置。(来源:Xilinx)

本文余下篇幅将探讨推动该规范发展的某些关键的终端系统应用,以及串行LVDS和JESD204B的对比。

应用推动对JESD204B的需求

无线基础设施收发器:目前无线基础设施收发器采用诸如LTE等基于OFDM的技术,这类技术使用部署FPGA或系统级芯片的DSP模块,它们驱动天线阵列元件,单独为每个个体用户的手机产生波束。在发射和接收模式下,每个阵列元件每秒可能需要在FPGA和数据转换器之间传输数百兆字节的数据。

软件定义无线电:当今的软件定义无线电技术利用先进的调制方案,可即时重配置,并极大地增加了通道带宽,提供最佳的无线数据速率。天线路径中高效、低功耗、低引脚数的FPGA至数据转换器接口对性能起着决定性的作用。软件定义无线电架构已与收发器基础设施相整合,用于多载波、多模无线网络,支持GSM、EDGE、W-CDMA、LTE、CDMA2000、WiMAX和TD-SCDMA。

医疗成像系统:医疗成像系统包括超声、计算机断层扫描(CT)的扫描仪、磁共振成像(MRI)等,这些应用产生很多通道的数据,流经数据转换器至FPGA或DSP。I/O通道数的持续增长要求使用内插器匹配FPGA和转换器的引脚输出,迫使元件数增加,并使PCB复杂化。这加大了客户系统的成本支出以及复杂程度;而这些问题可通过采用更有效的JESD204B接口加以解决。

雷达和安全通信:目前高级雷达接收器的脉冲结构日益复杂,迫使信号带宽上升至1GHz或更高。最新的有源电子调整阵列(AESA)雷达系统可能包含上千个元件。高带宽SERDES串行接口用于连接阵列元件数据转换器与FPGA或DSP,处理接收到的数据流,并将处理后产生的数据流发送出去。

1. LVDS概述

低压差分信号(LVDS)是连接数据转换器与FPGA或DSP的传统方法。LVDS于1994发布,目标在于提供比已有的RS-422和RS-485差分传输标准更高的带宽和更低的功耗。随着1995年TIA/EIA-644的发布,LVDS成为标准。二十世纪90年代末,LVDS的使用率上升,并随着2001年TIA/EIA-644-A的发布,LVDS标准亦发布了修订版。

LVDS采用低电压摆幅的差分信号,用于高速数据的传输。发射器驱动的电流典型值为±3.5mA,通过100Ω电阻发送极性匹配的逻辑电平,在接收器端产生±350mV电压摆幅。电流始终导通,并被路由至不同方向以便产生逻辑1和逻辑0。LVDS始终导通的特性有助于抑制同步开关噪声尖峰和潜在电磁干扰——在单端技术中,晶体管的开关动作可能产生这些噪声和干扰。LVDS差分的特征同样提供了针对共模噪声源的有效抑制。虽然在理想传输介质中,该标准预测速率可能超过1.9Gbps,但TIA/EIA-644-A标准建议的最大数据速率为655Mbps。

FPGA或DSP与数据转换器间数据通道和速度的大幅增长——尤其是前文讨论的那些应用——使用LVDS接口暴露出了一些问题(见图2)。现实中,差分LVDS线的带宽限制在1.0Gbps左右。在目前很多应用中,这一限制导致需要许多高带宽PCB互连,而每一处都有可能出故障。大量的走线还增加了PCB的复杂性或整体尺寸,导致设计和制造成本上升。在某些带宽需求量巨大的应用中,数据转换器接口已成为满足所需系统性能的制约因素。

图2:使用并行CMOS/LVDS带来的系统设计与互连的挑战

图2:使用并行CMOS/LVDS带来的系统设计与互连的挑战

2. JESD204B概述

JESD204数据转换器串行端口标准由JEDEC固态技术协会JC-16接口技术委员会建立,目标是提供速率更高的串行接口、提升带宽并降低高速数据转换器和其他器件之间的数字输入和输出通道数。该标准的基础是IBM开发的8b/10b编码技术,它无需帧时钟和数据时钟,支持以更高的速率进行单线对通信。

2006年,JEDEC发布JESD204规范,使单数据通道上的速率达到3.125Gbps。JESD204接口是自同步的,因此无需校准PCB布线长度,避免时钟偏斜。JESD204依靠许多FPGA提供的SerDes端口,以便释放通用I/O。

JESD204A于2008年发布,增加了对多路时序一致数据通道和通道同步的支持。这种增强使得使用更高带宽的数据转换器和多路同步数据转换器通道成为可能,并且对用于蜂窝基站的无线基础设施收发器尤为重要。JESD204A还提供多器件同步支持,这有利于医疗成像系统等使用大量ADC的应用。

JESD204B是该规范的第三个修订版,将最大通道速率提升至12.5Gbps。JESD204B还增加了对确定延迟的支持,该功能可在接收器和发射器之间进行同步状态的通信。JESD204B还支持谐波时钟,使得依据确定相位,通过低速输入时钟获得高速数据转换器时钟成为可能。

为了在使用LVDS和多种版本JESD204串行接口规范的转换器产品间做出最佳选择,对每种接口的特性和功能进行比较会非常有用。图3以简单的表格形式对接口标准进行了对比。在SerDes级,LVDS和JESD204间显著的区别是通道数据速率:JESD204支持的每通道串行链路速率是LVDS的三倍多。当比较诸如多器件同步、确定延迟和谐波时钟等高级功能时,JESD204B是提供这些功能的唯一接口。所有通路和通道对确定延迟敏感、需要宽带宽多通道转换器的系统将无法有效使用LVDS或并行CMOS。

图3:LVDS和JESD204规范对比

图3:LVDS和JESD204规范对比

本文总结

JESD204B工业串行接口标准降低了高速数据转换器和FPGA以及其他器件之间的数字输入和输出通道数。更少的互连可以简化布局布线并让设计出更小的尺寸成为可能(见图4)。这些优势对很多高速数据转换器应用非常重要,例如无线基础设施收发器、软件定义无线电、医疗成像系统,以及雷达和安全通信。

图4:JESD204具有高速串行I/O能力,解决系统PCB复杂化的挑战

图4:JESD204具有高速串行I/O能力,解决系统PCB复杂化的挑战

文章原文链接: http://www.eet-china.com/ART_8800680679_640279_TA_5be5c083_3.HTM