Vivado Synthesis中如何为Verilog代码中的“include file”设置路径?

作者: 圆宵 FPGA那点事儿

在Verilog代码开发时,我们可以把经常会用到的公共变量和参数,单独放在一个cfg.v文件中,然后在别的文件中include这个文件,这样便于代码的组织管理,可以使得代码结构更加清晰。

下面是在rapidio参考设计中摘出的一段代码,示例了这种用法:

那么在Vivado GUI中,该如何设置,可以使得代码可以准确找到这个include的文件呢?

1. 在Non-Project Mode下,使用tcl脚本,在综合命令后面加上"-include_dirs"选项

2. 在Vivado GUI(ProjectMode)下,在Synthesis Options对话框下,找到MoreOption选项,手动输入"-include_dirs"选项

另外,"-include_dirs"后面的路径可以使用绝对路径,也可以使用相对路径,下面2钟设置都是可以的:

"-include_dirs/home/project_1/include_directory/" - Full Path

"-include_dirs../../includes"- Relative Path