Vivado Timing Baseline

作者:East  FPGA那点事儿

很多工程师从ISE切换到使用vivado,经过漫长的综合和布局布线后发现vivado timing不满足约束,不能够进行测试。实际上vivado 和ISE的差异之一就是在综合阶段就引入了时序约束,这一点类似于专门做综合的EDA软件synplify,如图1,请大家参考baseline,在各个阶段如果timing的WNS超过300ps,则不建议进行下一阶段。

图1.vivado baseline A

图1.vivado baseline A

另外,xilinx也总结了几个最常见的timing问题原因,请大家参考:

  • High fanout nets
  • Bad floorplan and/or bad IO placement
  • Over utilization
  • SLR crossings on SSI devices
  • 如何在vivado工具中找到fanout比较大的结点,对时序收敛很有帮助。

    图2. 找到fanout 瓶颈

    图2. 找到fanout 瓶颈

    使用TCL命令查看report_high_fanout_nets –load_types –max_nets 100

    图3. TCL命令查看结点

    图3. TCL命令查看结点