Artix-7-50T EVM 试用日志(三)——MicroBlaze测试DDR3

我们在平常的调试过程中尤其在进行大批量数据处理时,经常需要缓存大量的数据,虽然较高级别的FPGA都用于大量的片内BlockRAM,但是在算法较为复杂时,BlockRAM依然显得捉襟见肘,外置的SDRAM容量大成本低,为FPGA扩容提供了良好的平台。Xilinx系列FPGA随软件拥有免费的SDRAM控制器,可以很方便的让用户对FPGA进行缓存扩容,而不用费神于如何控制SDRAM的读写时序和自刷新等繁杂的操作。

我们手中这块A7-50T的开发板上便集成了位宽为16bit,容量位256MB的DDR3-SDRAM。这次我们就着手测试一下开发板的DDR3存储。

测试内容为将DDR3扩展为MicroBlaze软核的存储空间。这样不但省掉我们用HDL语言去编辑整个用户时序,还可以在生成MicroBlaze软核时配置较小的片上缓存,而将较大的程序空间分配如DDR3内,从而可以节省出有限的片上缓存空间用于数据接口的缓存。

测试步骤:
1. 新建一个工程,在其内部新建一个Block Design,将我们需要的IP核加入到Block Design中,分别为UART核和MIG,新建完工程如图1。

2. 修改clk_wizard,增加一个输出clk_out2,如图2

3. 修改MIG,修改系统时钟为no buffer如图3,分配sys_rst为MIG的复位信号,如图4


4. 在SDK中编辑测试代码如下,对存储空间为0x80000000起始地址的64K DDR3存储空间进行存取校验

#include
#include "xparameters.h"
#include "xil_cache.h"
int main()
{
Xil_ICacheEnable();
Xil_DCacheEnable();
print("---Entering main---\n\r");

unsigned int *test_val;
test_val=( unsigned int * ) 0x84000000;
for(unsigned int i = 0;i<65535;i++)
{
test_val[i] = i;
}
for(unsigned int j = 0;j<65535;j++)
{
if (test_val[j] != j)
{
print("ddr3 test failed!\n\r");
break;
}

}

print("---Exiting main---\n\r");
Xil_DCacheDisable();
Xil_ICacheDisable();
return 0;
}

5. Terminal 输出如图5,DDR3内存图为图6。


详细的测试过程,可以参考下面的视频:

4 条评论

(1楼)http://m.youku.com/video/id_X

messikou 在 星期三, 11/23/2016 - 15:16 发表。

http://m.youku.com/video/id_XMTgyNzc1NTAxNg==.html?from=s7.8-1.2&spm=a2h0k.8191393.bodydiv.5!2~5!12~A
视频好像挂了……

没有呀,网速问题,显示的比较慢而已

judyzhong 在 星期三, 11/23/2016 - 15:46 发表。

没有呀,网速问题,显示的比较慢而已

[Synth 8-5739]

gordon_77 在 星期二, 01/10/2017 - 14:14 发表。

[Synth 8-5739] parallel_synth_helper process has died or is not responding; trying to continue with regular parallel flow
我用的是Kintex-7 kc705板子,出现这个错误怎么破?

(2楼)哪位大神指导一下: mig的sys_rst、clk_wiz

foever 在 星期一, 07/09/2018 - 17:14 发表。

哪位大神指导一下:
mig的sys_rst、clk_wizard的输入复位、processor system reset的外部输入复位
三个复位连接到一起,会报错,vivado2016.1版本 , 有遇到过吗?怎么解决?
还有就是vivoda2017 IP integrator 里面加MIG 只有时钟和复位信号,没有axi和DDR接口 ,是什么原因?是不是需要license支持?