Vivado HLS 学习笔记(一)

作者:宋易之

参考资料:ug871 《Vivado Design Suite Tutorial》

1.建立工程添加文件

2.高级综合

点击Run C Synthesis后出现Synthesis Report在Auxiliary Pane中会出现相应的信息总结。

1.Timing(ns)

在Performance Estimates 中可以看到Timing一栏,表示的是对系统时钟的估计,Estimates代表最差情况下的时钟周期,目标时钟周期减Uncertainty代表可能最优的时钟周期。

2.Latency(clock cycle)

Summary:
Latency中表示该程序会在78个时钟周期后输出结果。
Interval中的79表示两次写入的时钟间隔为79个时钟周期。
Detail:
由于该程序中不存在子块,所以Instance展开后为空。
Loop展开后显示的是在RTL级综合后产生的一个名为Shift_Accum_Loop的循环,该循环共执行11次,每次的迭代延迟为7个时钟周期,所以总延迟为77个时钟周期。并且总的的时钟延迟要大于循环延迟,因为进入和跳出循环均需要一个时钟周期。

3. Utilization Estimates

Utilization Estimates中表示的是对硬件资源使用的估计。

4.Interface

Interface所展示的是综合后产生接口信息

文章转载自:知易行难的博客