Xilinx Serdes时钟纠正clock correction

1、时钟纠正原理
时钟纠正比较简单,下面一个图就能说清楚。
首先为什么要使用时钟纠正,是因为CDR恢复的用户时钟user_clk和硬核时钟XCLK虽然频率一样,但是会有略微的不同,正是这样导致内部的FIFO有可能读空和写满,这样就会导致传输错误。与其传输出错误,不如我们就发送一个特定的序列让它去“出错”。在FIFO快满的时丢弃这个序列,在FIFO快读空时加入这个序列。由于收发双方约定好了这个序列是什么,这样可以避免出错。

2、设置buff大小
即设置最小延迟和最大延迟,buff中的内容在小于或大于这两个值时就会插入或删除特定的CC序列。设置最小延迟要求如下表。(IP核里面不用设置这个,因为提供了PPM offset核CC序列发送的周期,IP核会自己计算出来,真是智能!)

3、设置序列长度,跟上面一样,和comma码的长度有关。

4、IP核设置

文章转载自:kuangxin的博客