利用Xilinx FSL总线自定义IP核(下)

基于FSL总线的IP核定义好之后,下面开始添加IP核
首先hardware——>configure coprocessor 选择刚才定义的led_ip,点击add
如果是第一次添加FSL总线,会弹出一个警告,警告会在后面去除,先点OK或者yes。

到ports栏,展开led_ip_0 右击led 选择 make external 然后会在上面external ports看到 led_ip_0_led_pin 是最终要输出到led灯的。

展开microblaze_0_to_led_ip_0,将FSL_Clk 链接到clock_generator::CLKOUT0上,SYS_Rst链接到proc_sys_reset_0::peripheral_reset上,这一点非常重要,不然编译会报错,相当于给IP核文件链接时钟核复位信号。

在BUS_Interfaces一栏 看到led_ip(SFSL)通过总线与MFSL2相连,2表示id。

在graphical disign view一栏看到原理图,需要的总线基本已经连接。

然后更新一下,project——>rescan 。。。。 导出bit文件到SDK就可以了。

文章来源:qianhaifeng2012的博客