《基于FPGA的数字信号处理》(第2版)试读章节——多相插值滤波器的硬件实现

采用硬件实现时,以12抽头FIR滤波器4插值为例,其硬件架构如图6.61所示,相应的时序如图6.62所示。采用SysGen设计时,如SysGen模型6-4所示。

图6.61  多相插值滤波器硬件架构

图6.61 多相插值滤波器硬件架构

图6.62  多相插值滤波器时序图

图6.62 多相插值滤波器时序图

SysGen模型6-4  多相插值滤波器

SysGen模型6-4 多相插值滤波器

不难看出,此时滤波器系数被分为3组,如图6.61所示;纵向看则为4相,如图6.62阴影部分所示。每相滤波器按顺序计算获取一个输出结果,同一相内的乘法运算则是并行执行的。这和图6.59的架构略有不同。

从资源角度看,这种实现方式需要 个DSP48E1,其中DSP48E1同时完成乘法和加法运算;需要 个ROM,每个ROM深度为 ,可采用LUT实现。

《基于FPGA的数字信号处理》(第2版)本书围绕Xilinx新一代28nm工艺芯片7系列FPGA,结合Xilinx新一代开发工具Vivado以及针对算法开发的Vivado HLS和System Generator,讲解了数字信号处理中的经典算法在FPGA上的实现方法。第2版保持了第1版的主题――如何将理论算法转化为工程实现,新增了算法的Matlab代码描述;增加了部分算法的System Generator模型。 讲解了FPGA实现时的一些细节问题如复位、跨时钟域设计等。
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