《基于FPGA的数字信号处理》(第2版)试读章节——基4 SDF流水结构FFT处理器

根据图7.32 所示SDF 的原理[7],以16 点基4 DIF FFT 为例,可得R4SDF 硬件架构,如图7.50 所示。图中BF4 表示基4 蝶形运算单元,执行的功能可表示为


图7.50 16 点R4SDF FFT 处理器运算单元架构

图7.50 16 点R4SDF FFT 处理器运算单元架构

第0 级的4 个MUX 控制信号由上至下分别为S0 、S1 、S2 和S3 ,反馈路径延迟深度为4;第1 级的4 个MUX 控制信号由上至下分别为S4 、S5 、S6 和S7 ,反馈路径延迟深度为1。以Delay_depth 表示延迟单元深度,它与P 的关系可表示为

图7.50 第0 级各节点时序如图 7.51 所示,第1 级各节点时序如图 7.52 所示。可见,第0 级4 个MUX 控制信号是一致的,第1 级4 个MUX 控制信号是一致的。第P 级控制信号的周期以时钟个数计算可表示为

高电平持续时间以时钟个数计算可表示为

图7.51 16 点DIF FFT R4SDF 架构第0 级各节点时序

图7.51 16 点DIF FFT R4SDF 架构第0 级各节点时序

图7.52 16 点DIF FFT R4SDF 架构第1 级各节点时序 width=

图7.52 16 点DIF FFT R4SDF 架构第1 级各节点时序

对于64 点FFT,其R4SDF 硬件架构可用图7.53 所示表示。

图7.53 64 点FFT R4SDF 硬件架构

图7.53 64 点FFT R4SDF 硬件架构

性能分析:
存储资源:
根据式(7.67)可知,存储资源总深度为

复数加法器:
式(7.66)可表示为

从而图7.50 中的BF4 可由8 个复数加法器构成。因此,总共需要的复数加法器个数为

复数乘法器:
从图7.50 不难看出,除最后一级因旋转因子为1 无须乘法器外,其余每级需要1 个复数乘法器,因此总共需要个复数乘法器。

输入到输出的迟滞:
由图7.51 和图7.52 可知,输入到输出的迟滞可分解到每级处理单元中。每级处理单元输入到输出的迟滞等于该级延迟单元总深度,故总迟滞为N -1。

《基于FPGA的数字信号处理》(第2版)本书围绕Xilinx新一代28nm工艺芯片7系列FPGA,结合Xilinx新一代开发工具Vivado以及针对算法开发的Vivado HLS和System Generator,讲解了数字信号处理中的经典算法在FPGA上的实现方法。第2版保持了第1版的主题――如何将理论算法转化为工程实现,新增了算法的Matlab代码描述;增加了部分算法的System Generator模型。 讲解了FPGA实现时的一些细节问题如复位、跨时钟域设计等。
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