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【Vivado那些事儿】设计分析报告
实现 FPGA 设计最耗时的要素之一通常不是设计,而是实现想要的时序性能
2024-02-29 |
Vivado
,
FPGA设计
FPGA图像处理中的饱和度调节技巧
本文将详细介绍饱和度调节的知识、常用的算法以及FPGA实现。
2024-02-27 |
图像处理
,
FPGA
【科普】Vivado常见IP都有哪些?
Vivado提供了丰富的IP库,以下是一些常见的Vivado IP
2024-02-27 |
Vivado
,
IP
在FPGA上为FPGA设计PCB
在 FPGA上的 Ubuntu 22.04 桌面映像上安装了各种 EE 设计应用程序
2024-02-26 |
FPGA设计
,
PCB
,
KRIA
Versal FPGA中的浮点计算单元
本文将重点介绍其中的DSPFP32,它是一个硬化的浮点加法器和乘法器
2024-02-22 |
Versal
,
浮点计算
,
DSPFP32
AMD Xilinx 7系列FPGA的Multiboot多bit配置
Multiboot是一种在AMD Xilinx 7系列FPGA上实现双镜像(或多镜像)切换的方案
2024-02-22 |
7系列FPGA
,
Multiboot
Vivado DDS IP核仿真
直接数字合成器或数控振荡器是许多数字通信系统中的重要部件
2024-02-21 |
Vivado
,
DDS
,
仿真
CMOS图像传感器的FPGA逻辑设计解析
本文将探讨关于的CMOS图像传感器的FPGA逻辑设计
2024-02-21 |
CMOS
,
FPGA
,
图像传感器
谈谈FPGA工程师如何做ISP
ISP的功能可以简单概括为使后端能正确识别“真实的”世界
2024-02-20 |
FPGA工程师
,
ISP
Xilinx AXI memory mapped to PCI Express使用总结(时钟、复位)
PCIe core往往是硬core,实现PCIe的物理层、链路层和事务层
2024-02-20 |
PCIe接口
,
Kintex-7
什么是Forwarded Clock?
Forwarded Clock是一种时钟信号管理技术,用于在不同部件之间同步数据和控制信号
2024-02-06 |
时钟信号管理
,
Forwarded Clock
基于FPGA的硬件引脚分配设计总结
本文以ZU11EG为例介绍,如何进行对应的硬件引脚分配。
2024-02-06 |
FPGA
,
引脚分配
,
ZU11EG
AES 加密 IP
AES CryptoCores 是一个专用硬件模块,用于使用密钥加密和解密数据
2024-02-05 |
AES
,
密钥加密
,
IP
从暗到亮,从模糊到清晰:FPGA图像处理亮度和对比度的魔法调节
本文将介绍亮度和对比度调节的原理、常见算法、Python实现以及FPGA实现。
2024-02-02 |
FPGA
,
图像处理
为什么时序逻辑电路会落后一拍?
时序逻辑电路的输出不是瞬时发生的,而是需要一定的时间
2024-02-01 |
时序逻辑
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