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FPGA 时序约束 二 :创建时钟和时钟不相关约束
创建时钟是针对代码中主时钟而言,创建时钟之前需要知道代码中的主时钟都是什么
2023-02-08 |
FPGA
,
时序约束
RFSoC应用笔记 - RF数据转换器(15):API使用指南之Libmetal与结构体说明
本文介绍了RFSoC RF 数据转换器的 RFdc 驱动程序的结构体的部分
2023-02-07 |
RFSoC
,
RF数据转换器
带你快速入门AXI4总线--AXI4-Lite篇(2):XILINX AXI4-Lite接口IP源码仿真分析(Slave接口)
在这篇文章中,我们照葫芦画瓢,也打包2个AXI4-Lite接口的IP,来对其的仿真和原始代码学习一番
2023-02-07 |
AXI4总线
,
AXI4-Lite
Petalinux下SATA接口设计
Zynq UltraScale+ MPSOC在PS侧扩展了PS-GTR接口,可以灵活的支持PCIe、SATA和USB3.0连接
2023-02-07 |
Petalinux
,
SATA接口
JESD204接口调试总结——JESD204+In-system-ibert
之前我们在讲serdes的时候讲到了使用in-system-ibert来进行眼图的扫描
2023-02-06 |
JESD204
带你快速入门AXI4总线--AXI4-Stream篇(1):AXI4-Stream总线
该系列先对AXI4-Stream协议及其使用做一个简单的介绍
2023-02-06 |
AXI4总线
,
AXI4-Stream
使用 AXI CDMA 制作 FPGA AI 加速器通道
本项目主要是设计AI加速器,利用Xilinx的CDMA加载权重,输入到PL区的Block Ram
2023-02-06 |
Vitis-AI
,
AI加速器
RFSoC应用笔记 - RF数据转换器(14):RFSoC自动增益控制与NCO跳频功能
本文概述了如何在系统中使用RFSoC 射频数据转换器的自动增益控制和NCO跳频功能。
2023-02-03 |
RFSoC
,
RF数据转换器
FPGA 时序约束一:如何查看时序错误
一个设计的时序报告中,design run 时序有红色,裕量(slack)为负数时
2023-02-03 |
时序约束
FPGA ISP SmartBlur去噪
这个算法对图像有一定的包边去噪效果,在FPGA上实现起来复杂度较低
2023-02-03 |
图像去噪
RFSoC应用笔记 - RF数据转换器(13):RFSoC多块同步功能
本文概述了如何在系统中使用RFSoC 射频数据转换器的多块同步功能。
2023-02-02 |
RFSoC
,
RF数据转换器
Xilinx 7系列FPGA PCB设计指导(五)
PCB设计人员可以使用本章中的分析和示例来辅助此类通道的设计
2023-02-02 |
7系列FPGA
,
PCB设计
FPGA Base Xilinx跨时钟域宏XPM_CDC
最近看手底下的小伙子们写代码,对于跨时钟域的处理极度的不规范
2023-02-01 |
跨时钟域
FPGA时序优化技术之重定时(Retiming)
重定时和流水线是强大的技术,广泛应用于当今的 FPGA 综合工具中
2023-01-31 |
FPGA时序
,
Retiming
RFSoC应用笔记 - RF数据转换器(12):RFSoC关键配置之其他功能(三)
本文主要对RFSOC的上电顺序、TDD 模式、比特流重配置等内容进行介绍
2023-01-31 |
RFSoC
,
RF数据转换器
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