博客

FPGA设计中的串并和并串转换

2023-01-12 | FPGA设计, 并串转换, 串并转换

基于Xilinx的时序分析与约束（7）----非理想时钟的特性约束

2023-01-12 | 时序分析, 时序约束

科普：一文看懂RS232和RS485通信总线

2023-01-11 | RS232, RS485

Hold Time违例，该如何解决

2023-01-11 | Hold-Time

RFSoC应用笔记 - RF数据转换器（11）：RFSoC关键配置之其他功能（二）

2023-01-10 | RFSoC, RF数据转换器

Xilinx 7系列FPGA收发器架构之接收器（RX）（十三）

2023-01-10 | 7系列FPGA, 收发器, 接收器

基于Xilinx的时序分析与约束（6）----如何读懂vivado下的时序报告？

2023-01-09 | 时序分析, Vivado

Xilinx DDS Compiler IP 使用教程

2023-01-09 | DDS, Ultra96

RFSoC应用笔记 - RF数据转换器（10）：RFSoC关键配置之其他功能（一）

2023-01-06 | RFSoC, RF数据转换器, ADC

Xilinx 7系列FPGA收发器架构之接收器（RX）（十二）

2023-01-05 | 7系列FPGA, 收发器, 接收器

基于Xilinx的时序分析与约束（5）----衍生时钟约束

2023-01-04 | 时钟约束, 时序分析

RFSoC应用笔记 - RF数据转换器（9）：RFSoC关键配置之RF-DAC内部解析（三）

2023-01-04 | RFSoC, RF数据转换器, RF-DAC

以Vivado工具为例了解FPGA综合

2023-01-03 | Vivado, FPGA综合

Xilinx RFSOC GEN1 ADC和DAC简单测试

2023-01-03 | RFSoC, ADC, DAC

基于Xilinx的时序分析与约束（4）----主时钟约束

2022-12-30 | 时钟约束, 时序分析