博客文章

双口BRAM的使用
星期六, 二月 10, 2018 - 15:13 围观: 588
Zedboard使用Linaro Ubuntu图形界面
星期六, 二月 10, 2018 - 10:34 围观: 533
如何节省BUFG,打破时序收敛高扇出 net 的瓶颈
星期五, 二月 9, 2018 - 13:47 围观: 931
Vivado 和 matlab 联合生成算法模块代码
星期三, 二月 7, 2018 - 09:10 围观: 1,008
Xilinx FIR IP核的的使用及延时问题
星期二, 二月 6, 2018 - 09:09 围观: 597
利用Xilinx FSL总线自定义IP核(下)
星期一, 二月 5, 2018 - 10:36 围观: 382
利用Xilinx FSL总线自定义IP核(上)
星期四, 二月 1, 2018 - 10:31 围观: 381
Ubuntu16.04构建Xilinx交叉编译环境
星期三, 一月 31, 2018 - 11:35 围观: 443
FPGA上如何求32个输入的最大值和次大值:分治
星期三, 一月 31, 2018 - 10:57 围观: 1,043
运行vivado project tcl文件建立工程
星期三, 一月 31, 2018 - 09:17 围观: 454
FPGA中SRL16资源
星期二, 一月 30, 2018 - 11:40 围观: 377
基于Virtext6平台的GTX IP核基本设置说明
星期二, 一月 23, 2018 - 11:16 围观: 607
Xilinx千兆以太网与万兆以太网IP接口
星期一, 一月 22, 2018 - 15:27 围观: 399
zedboard平台结构(PS、PL、硬件互联)
星期四, 一月 18, 2018 - 08:45 围观: 756
搭建Zedboard交叉编译环境
星期三, 一月 17, 2018 - 16:43 围观: 483
2018年以后的人工智能软硬件和应用将如何发展?
星期三, 一月 17, 2018 - 09:23 围观: 351
一文了解Zynq里面的AXI总线
星期二, 一月 16, 2018 - 11:03 围观: 2,460
TMDS编码算法分析(2)
星期一, 一月 15, 2018 - 10:31 围观: 444
xilinx的aix4-stream总线设计技巧
星期五, 一月 12, 2018 - 10:13 围观: 487
FPGA上实现HDMI(1)
星期五, 一月 12, 2018 - 09:43 围观: 770