博客 | FPGA 开发圈

从底层结构开始学习FPGA----Xilinx 7 系列 FPGA 的逻辑优势

这篇文章主要是通过介绍7系列与之前产品的对比，来展示7系列产品的基本逻辑单元的优点。

2022-07-25 | 7系列FPGA

TCL语法中的错误和异常

tcl脚本提供了错误和异常处理机制，error可以看做是异常的特例，毕竟导致脚本被终止，除了error还有break、continue、return等。

2022-07-25 | tcl语法

Virtex® UltraScale+™ HBM 使用心得（2）——性能

在上一篇关于HBM的介绍中，详细介绍了HBM的架构和配置，这里再记录下HBM另一个重要的特性——性能。

2022-07-22 | Virtex-UltraScale, HBM

从底层结构开始学习FPGA——Xilinx 7 系列FPGA 的存储资源优势

Xilinx 7系列FPGA具有灵活的内部存储资源架构，可以可配置为各种不同的尺寸。本文详细解释了这一特性，并阐述了如何进行资源与性能之间的权衡取舍。

2022-07-22 | 7系列FPGA, 存储资源

Xilinx AX7103 MicroBalze学习笔记——MicroBlaze 串口中断实验

利用 UART IP 以及 AXI Interrupt Contriller IP 实现通过串口发送数据产生中断，控制器接收到中断并将串口发送出来的数据重新通过串口打印出来

2022-07-22 | AX7103, MicroBalze

Virtex® UltraScale+™ HBM 使用心得（1）

最近在xilinx Virtex® UltraScale+™系列的芯片上使用了HBM，发现相比传统的DDR，还是有很多不错的地方，这里对HBM的使用做一个简单的总结。

2022-07-21 | HBM, Virtex-UltraScale

TCL语法中的文件访问

tcl对于文件的操作还是比较强大的，通过一些命令可以对文件进行一些操作。

2022-07-21 | tcl语法

从底层结构开始学习FPGA——MMCM与PLL

锁相环是一种控制反馈电路。PLL对时钟网络进行系统级别的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能

2022-07-21 | MMCM, 锁相环

TCL语法中的控制流、过程

tcl中的控制和C语言差距不大，包括if、while、for、foreach、switch、break、continue等。

2022-07-20 | tcl语法

Xilinx AX7103 MicroBalze学习笔记——MicroBlaze 按键中断实验

通过 AXI GPIO 检测按键状态产生中断信号，中断控制器检测到中断后，给处理器发送中断请求

2022-07-20 | AX7103, MicroBalze

从底层结构开始学习FPGA——时钟结构

7系列FPGA的时钟资源通过专用的全局和区域I/O和时钟资源管理复杂和简单的时钟需求。

2022-07-20 | FPGA, 时钟结构

Xilinx 7系列FPGA架构之SelectIO结构（二）

7系列FPGA支持非常宽的I/O电压标准，本文介绍以下典型的I/O电压标准及端接匹配电路

2022-07-19 | 7系列FPGA, SelectIO

Xilinx Vivado自带编辑器文字部分出现乱码解决办法

在进行FPGA开发时，常用的代码编辑器比如Sublime，但是最近发现再Sublime中编辑的代码文字部分

2022-07-19 | Vivado, 编辑器

Vivado 打印

之前通过发布的文章是真实的（文章是描述的）命令命令在上面的实际情况下使用的。在实现的每个子结束后打印至指定日志文件

2022-07-18 | Vivado

从底层结构开始学习FPGA----FIFO IP的定制与测试

在这篇文章中，已经对FIFO IP核的各个关键因素做了详细的讲解。

2022-07-18 | FPGA

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