博客文章

关于Vivado HLS 的三大误读
星期三, 一月 10, 2018 - 10:43 围观: 858
Xilinx Serdes时钟纠正clock correction
星期一, 一月 8, 2018 - 11:00 围观: 473
FPGA基础设计(四):IIC协议
星期五, 一月 5, 2018 - 11:21 围观: 775
Zynq 7015 linux跑起来之SD分区并放入对应的文件
星期四, 一月 4, 2018 - 10:08 围观: 790
Xilinx Serdes通道绑定channel bonding
星期三, 一月 3, 2018 - 10:23 围观: 775
FPGA基础设计(三):UART串口通信
星期二, 一月 2, 2018 - 10:15 围观: 1,301
Xilinx 高速收发器Serdes深入研究
星期四, 十二月 28, 2017 - 09:33 围观: 868
FPGA基础设计(二):PS2键盘控制及短按、长按
星期二, 十二月 26, 2017 - 09:44 围观: 486
JESD204B 参数理解
星期一, 十二月 25, 2017 - 10:12 围观: 527
Zynq 7015 linux跑起来之导入之BOOT.bin生成
星期五, 十二月 22, 2017 - 09:31 围观: 644
FPGA基础设计(一):VGA显示方法(文字、图形、波形)的全方面解析
星期四, 十二月 21, 2017 - 09:38 围观: 2,283
如何解决AXI STREAM 时钟频率与是系统时钟频率不一样的问题
星期四, 十二月 21, 2017 - 09:20 围观: 622
Xilinx IP核配置,一步一步验证Xilinx Serdes GTX最高8.0Gbps
星期三, 十二月 20, 2017 - 14:10 围观: 1,411
Vivado将模块封装为IP的方法(网表文件)
星期三, 十二月 20, 2017 - 10:42 围观: 1,429
双口RAM及Vivado RAM IP核的使用
星期二, 十二月 19, 2017 - 14:10 围观: 1,533
Xilinx FPGA中SRL(移位寄存器)资源
星期二, 十二月 19, 2017 - 10:12 围观: 491
Zynq 7015 linux跑起来之导入之linux移植
星期四, 十二月 14, 2017 - 11:10 围观: 749
VDMA中断处理
星期二, 十二月 12, 2017 - 10:24 围观: 695
Zynq-Linux移植学习笔记(二十二):Linux应用程序调用shell脚本
星期一, 十二月 11, 2017 - 13:48 围观: 755
在Nexys4 DDR上实现的DDR2读写例程
星期四, 十二月 7, 2017 - 11:42 围观: 1,158