博客文章

microzed qspi启动方式(1)
星期二, 三月 13, 2018 - 09:25 围观: 342
Vivado IP集成器(IPI)介绍
星期一, 三月 12, 2018 - 14:57 围观: 627
ZYNQ上手教程1-软硬件协同设计流程
星期五, 三月 9, 2018 - 10:22 围观: 1,166
Vivado中无关的更改也会造成综合Out-of-Date
星期四, 三月 8, 2018 - 15:55 围观: 677
Xilinx reVISION堆栈下开发体验——环境篇
星期三, 三月 7, 2018 - 09:57 围观: 724
时序约束方法及解决timing问题的方法(二)
星期二, 三月 6, 2018 - 09:19 围观: 423
时序约束方法及解决timing问题的方法(一)
星期四, 三月 1, 2018 - 09:49 围观: 1,201
Vivado HLS开发流程简单介绍
星期三, 二月 28, 2018 - 15:17 围观: 1,533
Xilinx 浮点数IP核的用法- 定点数转浮点数
星期二, 二月 27, 2018 - 09:23 围观: 937
基于Xilinx FPGA验证ASIC可能遇到的timing问题
星期一, 二月 26, 2018 - 09:44 围观: 1,122
Zedboard移植QT
星期日, 二月 25, 2018 - 09:26 围观: 599
Vivado 中的一个三态问题(封装IIC的axi总线IP)
星期五, 二月 23, 2018 - 16:53 围观: 572
Zedboard安装与移植OpenCV
星期一, 二月 12, 2018 - 10:00 围观: 1,181
双口BRAM的使用
星期六, 二月 10, 2018 - 15:13 围观: 826
Zedboard使用Linaro Ubuntu图形界面
星期六, 二月 10, 2018 - 10:34 围观: 668
如何节省BUFG,打破时序收敛高扇出 net 的瓶颈
星期五, 二月 9, 2018 - 13:47 围观: 1,177
Vivado 和 matlab 联合生成算法模块代码
星期三, 二月 7, 2018 - 09:10 围观: 1,401
Xilinx FIR IP核的的使用及延时问题
星期二, 二月 6, 2018 - 09:09 围观: 771
利用Xilinx FSL总线自定义IP核(下)
星期一, 二月 5, 2018 - 10:36 围观: 472
利用Xilinx FSL总线自定义IP核(上)
星期四, 二月 1, 2018 - 10:31 围观: 489