博客文章

星期二, 三月 13, 2018 - 09:25 围观: 342

1 创建fsbl 1）第一步创建fsbl 应用。这个C程序嵌入了所有 Vivado Block Design中设置的内部寄存器。 2） make configuration release 2 准备启动镜像 Xilinx Tools -> Create Zynq Boot Image...

Vivado IP集成器（IPI）介绍

星期一, 三月 12, 2018 - 14:57 围观: 627

什么是 Vivado IP集成器 Vivado IP集成器（IPI）是Vivado集成开发环境提供的IP集成设计界面，；IP集成器是一个图形化，支持脚本配置与连接的设计开发环境。在IP集成器中玩家们不仅可使用IP进行基于处理器的设计还可以进行非处理器的纯逻辑设计开发；另外，...

ZYNQ上手教程1-软硬件协同设计流程

星期五, 三月 9, 2018 - 10:22 围观: 1,166

我们将在ZYNQ的PL部分添加两个GPIO的IP核，通过PL中的GPIO IP核来扩展PS部分的功能。本实验中的两个GPIO IP核将用来控制板卡上的拨码开关和LED灯，GPIO IP核将通过AXI Interconnect 模块来连接到PS的M_AXI_GP0接口上。GPIO...

Vivado中无关的更改也会造成综合Out-of-Date

星期四, 三月 8, 2018 - 15:55 围观: 677

在项目流程中，Vivado会跟踪各个流程的依赖关系。当你执行某个操作时，Vivado会保证已经成功完成上一步的操作。例如，如果您想执行implementation，Vivado将会检查synthesis是否已经执行。同时，这种依赖关系管理也会检查目前已完成的各项操作是否是依赖最新的输入而完成的。...

Xilinx reVISION堆栈下开发体验——环境篇

星期三, 三月 7, 2018 - 09:57 围观: 724

作者：OpenSOC工作室，来源：开源骚客随着越来越多工程师开始使用可编程SoC（例如ZynqAll Programmable SoC），软硬件系统优化面临的最大挑战集中在“开发”与“验证”环节。即使采用优化过的软件和硬件IP，在处理系统（PS端）和可编程逻辑（PL端）...

时序约束方法及解决timing问题的方法（二）

星期二, 三月 6, 2018 - 09:19 围观: 423

本文承接上一篇文章《时序约束方法及解决timing问题的方法（一）》，记录我在实际工程中fix timing问题的方法。 xilinx的Vivado工具也一直在更新，到本人记录此文的时候，Vivado已经有2017.3版本了，建议大家使用最新的Vivado工具。继续上一篇博客中提到的约束问题...

时序约束方法及解决timing问题的方法（一）

星期四, 三月 1, 2018 - 09:49 围观: 1,201

承接上一篇文件《基于xilinx FPGA验证ASIC可能遇到的timing问题》中提到的问题，本文列数一下在vivado中可能用到的约束方法和面对timing问题的解决办法。（1）详尽的时钟约束 create_clock：和其他FPGA EDA tool一样，...

Vivado HLS开发流程简单介绍

星期三, 二月 28, 2018 - 15:17 围观: 1,533

在传统的FPGA设计流程中，一般是自顶向下的模块化设计，这些模块包括用户自己编写的RTL或者是供应商提供的IP核。而在Xilinx新推出的高生产力设计流程中是以IP为核心的，把所有的模块都看做是IP，封装为IP，最主要的是IP的设计是基于C语言的，最后通过HLS将C语言代码转化为RTL，...

Xilinx 浮点数IP核的用法- 定点数转浮点数

星期二, 二月 27, 2018 - 09:23 围观: 937

首先调用IP核标注1：选择定点数转浮点数标注1：32位定点数标注2：数字格式，符号位，整数位和小数位标注1，2：转化为的浮点数可以是单精度也可以是双精度。标注3：为转化后的数据格式。仿真如下：

基于Xilinx FPGA验证ASIC可能遇到的timing问题

星期一, 二月 26, 2018 - 09:44 围观: 1,122

本文是本人对Xilinx XC7V系列FPGA用于ASIC前端验证遇到问题的总结，为自己记录并分享给大家，如果有歧义或错误请大家在评论里指出。将FPGA用于ASIC验证和实现传统RTL设计的主要区别就是ASIC会根据应用场景有大量的门控时钟（clokc gate）和电源开关（...

Zedboard移植QT

星期日, 二月 25, 2018 - 09:26 围观: 599

参照《嵌入式系统软硬件协同设计实战指南》这本书第十四章系统级设计案例的14.2.7节在ZedBoard上运行QT程序。一、关于QT在PC Ubuntu上的安装与使用一个简单的例子可以参照懒兔子 ZedBoard学习手记（八）更大的目标！在Linux下开发图形用户界面，建立一个简单的工程...

Vivado 中的一个三态问题(封装IIC的axi总线IP)

星期五, 二月 23, 2018 - 16:53 围观: 572

前几天一直在调自己写的AXI总线IIC IP核,本想着很简单的东西,硬是搞了好几天。主要是不太熟悉vivado的开发,具体就是三态的问题！！三态要放在最顶层的.v文件中,我的就是封装在IP里面,然后调试好久,打开综合后的文件才发现一直就是个OBUF,根本不是三态。...

Zedboard安装与移植OpenCV

星期一, 二月 12, 2018 - 10:00 围观: 1,181

参照《嵌入式系统软硬件协同设计实战指南》这本书第十三章13.5 OpenCV移植与sanwan的一篇博客中的相关内容；主要分为两个大部分，OpenCV在PC Ubuntu上的安装和OpenCV在Zedboard上的移植。一、OpenCV在PC Ubuntu上的安装采用的是Ubuntu 14....

双口BRAM的使用

星期六, 二月 10, 2018 - 15:13 围观: 826

打算在zynq的逻辑侧缓冲1-page数据。直接调用IP，使用内部的block ram，配置成双口BRAM。ARM一侧通过AXI总线读写Port-A，逻辑侧代码读写Port-B。调用IP： M_AXI_GP0 <-> AXI_Interconnect <->...

Zedboard使用Linaro Ubuntu图形界面

星期六, 二月 10, 2018 - 10:34 围观: 668

参照《嵌入式系统软硬件协同设计实战指南》这本书第一章初试Zedboard的 1.2节 Linaro Ubuntu动手玩。 1. SD卡分区采用的是Kingston SD4/16GB卡，在Ubuntu14.04系统下进行操作。使用Ubuntu自带硬盘工具（Disk Unity）将SD卡格式化后，...

如何节省BUFG，打破时序收敛高扇出 net 的瓶颈

星期五, 二月 9, 2018 - 13:47 围观: 1,177

作者：高亚军，赛灵思高级战略应用工程师高扇出 net 是时序收敛的一个常见瓶颈。所以，除了传统的降低扇出的方法之外，还可以将该 net 引入 BUFG，但前提是有可用的 BUFG。众所周知，BUFG 是全局时钟资源，在配置 MMCM 或 PLL 时会用到。这里，...

Vivado 和 matlab 联合生成算法模块代码

星期三, 二月 7, 2018 - 09:10 围观: 1,401

FPGA的一大应用就是数字信号处理（DSP），尤其是大数据量高速处理的场合，比如雷达,成像，超声等领域。但是直接用Verilog实现DSP算法，是一件很费时费力的事情，而且改动也不是很方便。目前有几种折中的办法，一是用HLS，大概的思路就是用C/C++先编写算法，然后转译为Verilog语言；...

Xilinx FIR IP核的的使用及延时问题

星期二, 二月 6, 2018 - 09:09 围观: 771

前一段时间一直在研究通信系统，必然就会和各种滤波器打交道，同样也遇到了一些问题。比如说本文的主要内容，滤波器的延时问题。在生成滤波器IP核之前需要产生抽头系数，这个抽头系数的阶数是自己设定的，阶数越高代表滤波器乘累加运算越多，但是阶数大小的选择要看是否满足自己的设计要求（例如衰减db是否满足要求...

利用Xilinx FSL总线自定义IP核（下）

星期一, 二月 5, 2018 - 10:36 围观: 472