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2019年工业物联网的8个趋势
在2019年,企业将利用工业制造领域的进步技术,并采取更大胆的措施来提高增长和运营效率。以下是2019年工业物联网的主要趋势和预测。
2019-06-28 |
工业物联网
Xilinx 7系列FPGA之IO——FIFO篇简介
前3篇咱们介绍了 SelectIO 逻辑资源,本篇咱们就聊一聊与SelectIO 逻辑资源水乳交融、相得益彰的另一个概念——IO_FIFO。1个IO_FIFO包括1个IN_FIFO 和1个OUT_FIFO,它是7系列FPGA新设计的IO专用FIFO,主要用于IOLOGIC(例如ISERDES、IDDR、OSERDES或ODDR)逻辑功能的扩展。
2019-06-26 |
7系列FPGA
,
FIFO
学会Zynq(11)RAW API的TCP和UDP编程
RAW API(有时称作native API)是一种事件驱动型的API,在没有操作系统的情况下使用。核心栈通过这个API完成不同协议间的交互。RAW API支持多种协议,下面介绍如何对TCP和UDP进行编程。在Xilinx平台中使用lwIP的RAW API,部分细节会有所不同,但大部分函数用法都一样。
2019-06-24 |
Zynq
,
RAW-API
Xilinx 7系列FPGA之SelectIO(3)——高级IO逻辑资源简介
本篇咱们来聊一聊高级的IO逻辑资源。所谓ISERDESE2模块,即Input serial-to-parallel converters。该模块的作用就是实现高速源同步输入数据的串并转换。所谓OSERDESE2模块,即output parallel-to-serial converters。该模块的作用就是实现高速源同步输出数据的并串转换。
2019-06-19 |
7系列FPGA
,
SelectIO
为什么FPGA调试中双口RAM的读写冲突总是隐藏的很深很深?
双口RAM的读写冲突问题在FPGA调试中经常遇到......在初学FPGA调试中,常常为了所谓的省事,在写代码设计仿真阶段就忽略了双口RAM的读写冲突问题,导致在FPGA上板调试中浪费大量的时间。本文就针对以往出现的双口RAM读写冲突问题展开讨论,希望能够给大家提个醒。
2019-06-18 |
FPGA
,
RAM编写
学会Zynq(10)lwIP简介
从本篇开始,将花大量篇幅介绍Zynq在裸机环境下以太网的使用。裸机时最方便的就是使用SDK已经集成了的lwIP 1.4.1库,我们将先了解lwIP的相关知识,然后再以实例的方式学习TCP、UDP的程序设计方法。
2019-06-17 |
Zynq
Vivado设计锁定与增量编译(附工程)
为了某些端口信号的时序约束,可以采用Quartus工具把接口模块锁定在FPGA上的分配管脚的相应位置,这样在此基础上可以增加其它模块代码重新综合后,被锁定的接口模块是不会被改变的。这种方式在Vivado中也有,本文针对Vivado中实现的逻辑锁定和增量编译进行的工程实例介绍,文中有对应工程的下载地址。
2019-06-13 |
Vivado
FPGA中的时序约束--从原理到实例
FPGA中的时序问题是一个比较重要的问题,时序违例,尤其喜欢在资源利用率较高、时钟频率较高或者是位宽较宽的情况下出现。本文介绍时序分析的原理以及出现时序问题时一般的解决办法。
2019-06-11 |
FPGA
,
时序
Xilinx7系列FPGA SelectIO篇(2)——IO逻辑资源简介
上篇咱们简单的说了I/O的电气特性,本篇咱们接着介绍I/O逻辑资源,先贴上两张图。图1为HPBANK的I/O模块,图2为HRBANK的I/O模块,两者区别在于后者无ODELAYE模块。
2019-06-04 |
7系列FPGA
,
SelectIO
学会Zynq(9)定时器使用示例(PPI)
每个Cortex-A9处理器都有私有的32位定时器和32位看门狗定时器。这两种定时器都是32位的计数器,计数到0时产生中断;带有8位的预分频器,能够更好地控制中断周期;可配置为单次重载或自动重载模式;可配置初始值。它们的工作时钟固定为CPU频率的1/2(CPU_3x2x)
2019-06-03 |
Zynq
SDSoC+ DVFS on ZC702
该项目用2018.2版Vivado, SDSoC, Petalinux搭建,只适用于2018.2版本! 搭建环境: Windows10: Vivado2018.2, SDSoC2018.2(也可以在Ubuntu16.04完成) Ubuntu16.04: Petalinux2018.2 PYNQ-Z1/Z2, v2.1 img
2019-05-30 |
SDSoC
,
ZC702
Xilinx 7系列FPGA时钟篇 (1)——时钟结构简介
说起xilinx的FPGA时钟结构,7系列FPGA的时钟结构和前面几个系列的时钟结构有了很大的区别,7系列的时钟结构如图1所示,理解了这张图,咱们就对7系列的FPGA时钟结构了如指掌,下面咱们就聊聊这张图
2019-05-29 |
7系列FPGA
,
时钟
学会Zynq(8)PL中断示例(SPI)
双核Zynq中共有20个PL到PS的中断。IRQF[15:0]是16个共享外设中断(SPI),可配选择上升沿触发或高电平触发,中断号为61-68和84-91。另外还有4个私有外设中断(PPI)IRQF2P[19:16],每个CPU都有一个来自PL的FIQ(快速中断)和IRQ,其中断敏感类型固定。
2019-05-28 |
Zynq
在Sdx中使用xfOpenCV
接着上一篇 http://xilinx.eetrend.com/blog/2019/100043298.html 上一篇末尾在Sdx中使用xfOpenCV出了一些问题。我是ubuntu16.04,Sdx2018.2。
2019-05-28 |
xfOpenCV
,
SDSoC
Xilinx 7系列FPGA分类简介
赛灵思公司的7系列FPGA根据不同客户的应用需求,分为4个子系列,即Spartan7系列、Artix7系列、Kintex7系列以及Virtex7系列。和前几代FPGA产品不同的是,7系列FPGA采用的是统一的28nm设计架构,客户在不同子系列的使用方式上是统一的,消除了不同子系列切换使用带来的不便
2019-05-27 |
7系列FPGA
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