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Artix-7-50T EVM 试用日志(三)——MicroBlaze测试DDR3

我们在平常的调试过程中尤其在进行大批量数据处理时,经常需要缓存大量的数据,虽然较高级别的FPGA都用于大量的片内BlockRAM,但是在算法较为复杂时,BlockRAM依然显得捉襟见肘,外置的SDRAM容量大成本低,为FPGA扩容提供了良好的平台。Xilinx系列FPGA随软件拥有免费的SDRAM控制器,可以很方便的让用户对FPGA进行缓存扩容,而不用费神于如何控制SDRAM的读写时序和自刷新等繁杂的操作。

我们手中这块A7-50T的开发板上便集成了位宽为16bit,容量位256MB的DDR3-SDRAM。这次我们就着手测试一下开发板的DDR3存储。

测试内容为将DDR3扩展为MicroBlaze软核的存储空间。这样不但省掉我们用HDL语言去编辑整个用户时序,还可以在生成MicroBlaze软核时配置较小的片上缓存,而将较大的程序空间分配如DDR3内,从而可以节省出有限的片上缓存空间用于数据接口的缓存。

测试步骤:
1. 新建一个工程,在其内部新建一个Block Design,将我们需要的IP核加入到Block Design中,分别为UART核和MIG,新建完工程如图1。

试用开发板也有一段时间了,该开始写一下日志了。由于项目上一直用不上Vivado,这次也慢慢的摸熟了。

首先谈一下Vivado的使用体验,感觉Vivado功能确实很强大,尤其是在模块化设计,功能强大的集成可视化时序和布局布线分析,以及全新的Chipscope替代的在线逻辑分析工具。这些会在接下来的日志里慢慢与大家分享。

首先进行测试的是使用Xilinx的嵌入式软核Microblaze,并用软核测试开发板上的UART和GPIO功能。

测试工程的目标是通过串口助手发送一个字节的数据,然后用GPIO点亮相应位的LED。下面是实现步骤:
1、 在Vivado中建立一个基于开发板的工程如图1,开发板的Board File可以去安富利官网下载。
图1. 新建一个基于A7-50T开发板的工程
图1. 新建一个基于A7-50T开发板的工程

7A50T EVM 试用日志-硬件上手与测试

首先,非常感谢电子创新网给我这次试用7A50T开发板的机会,虽然工作每天都在做FPGA工程,但大多跟项目内容相关,很少有一个平台可以去验证自己的一些小想法,希望以后可以利用这块小板子在业余时间实现一些新奇的小功能。

废话不多说,进入正题,由于这两周出差,一直拖到周末才开封,昨天一阵折腾,一个vivado愣是大半天还没下完。这里只好做点力所能及的测试了…

首先奔到Avnet把开发板相关手册和资料全部下载。结合硬件用户手册,开始测试,接好串口线、仿真器线和网口线(串口USB自动为板子供电),在计算机端安装Tera Term把串口设置为板子对应端口,串口波特率设为115200,设置完成后,按下板子的复位按钮,板载的硬件测试程序就会加载,按照串口监测的指令一步步测试,测试结果如下:

图1 测试程序串口输出界面

图1 测试程序串口输出界面

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