使用大量 Xilinx FPGA 的复杂设计经常通过 VHDL 来创建，但随机化和功能覆盖率验证则需要在 SystemVerilog 中进行。 最新的开源 VHDL 验证方法可以为任何标准 VHDL 仿真器的用户提供广泛的功能覆盖率测试和约束或覆盖驱动的随机化测试。

Tim Behne
Microwave Networks 公司软件与信号处理部经理
timothyb@microwavenetworks.com
利用FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种多时钟FPGA 设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。

PlanAhead 软件提供的特性可以帮助用户降低引脚分配的复杂度，利用一个能将 I/O 端口以全自动或半自动方式分配给物理封装引脚的环境。这是介绍PlanAhead 软件使用的第7部分视频，介绍了使用PlanAhead进行结果分析与底层规划的技巧。

Chipscope是XILINX推出的一款在线调试软件，价格便宜，通过它完全可以脱离传统逻辑分析仪(太贵)来调时序，观察FPGA内部的任何信号，触发条件、数据宽度和深度等的设置也非常方便，但是肯定也存在不足，比如速度和数据量方面。Chipscope本身是一个逻辑分析仪，主要用于在上板测试过程中采集并观察芯片内部信号，以便于调试。

本白皮书为内窥镜制造商介绍了如何利用赛灵思Virtex-6 、Spartan－6以及7系列FPGA解决复杂设计挑战生产出有竞争力产品的技巧，以及如何利用赛灵思的的FPGA设计功耗低，外形小巧的内窥镜摄像头、高性能摄像控制单元以及低成本多图像管理设备。

2010年11月，赛灵思发布了最新的堆叠硅片互联技术，基于堆叠硅片互联技术的赛灵思28nm Virtex-7 FPGA其逻辑单元提高到200 万个！按照摩尔定律，顶多只能提高到100万左右，所以这样近3倍性能的提升超越了摩尔定律！在这个视频中，汤立人介绍了堆叠硅片互联技术的特点以及相应的开发思路。

在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在FPGA设计工具中都FPGA中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。

作者：Nelson Lau 思博伦通信公司，首席硬件工程师
nelson.lau@spirent.com
您编写的代码是不是虽然在仿真器中表现正常，但是在现场却断断续续出错？要不然就是有可能在您使用更高版本的工具链进行编译时，它开始出错。您检查自己的测试平台，并确认测试已经做到100%的完全覆盖，而且所有测试均未出现任何差错，但是问题仍然顽疾难除。

本文主要通过一个实例具体介绍ISE中通过编辑UCF文件来对FPGA设计进行约束，主要涉及到的约束包括时钟约束、群组约束、逻辑管脚约束以及物理属性约束。

耗费数月精力做出的设计却无法满足时序要求，这确实非常令人伤心。然而，试图正确地对设计进行约束以保证满足时序要求的过程几乎同样令人费神。找到并确定时序约束本身通常也是非常令人头痛的问题。