时序/验证

时序和验证是FPGA设计的关键步骤,这里汇集有关FPGA时序和验证方面的设计文章、博文和资料,帮助工程师解决FPGA设计难题。

如何发现并解决FPGA设计中的时序问题

耗费数月精力做出的设计却无法满足时序要求,这确实非常令人伤心。然而,试图正确地对设计进行约束以保证满足时序要求的过程几乎同样令人费神。找到并确定时序约束本身通常也是非常令人头痛的问题。

基于FPGA的时序及同步设计

数字电路中,时钟是整个电路最重要、最特殊的信号。第一, 系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错,第二, 时钟信号通常是系统中频率最高的信号。

Douang Phanthavong 编著的本应用指南概括介绍了如何用SystemGenerator 工具进行源版本控制和团队化设计。设计人员可通过 MATLAB® Simulink® 软件环境自带的版本控制特性或外部源控制系统完成有关任务。虽然本应用指南着重介绍了大家已经非常熟悉的免费开源控制系统 Subversion,不过在实践中根据不同的设计环境我们也可选择使用其他版本控制软件,比如 CVS、MS Source Safe 和 Clear Case 等。

FPGA设计的验证技术及应用原则

随着FPGA器件体积和复杂性的不断增加,设计工程师越来越需要有效的验证方。时序仿真可以是一种能发现最多问题的验证方法,但对许多设计来说,它 常常是最困难和费时的方法之一。过去,采用标准台式计算机的时序仿真是以小时或分钟计算的,但现在对某些项目来说,在要求采用高性能64位服务器的情况下,其测试时间却要几天甚至几周。这样,这种方法首先消弭了采用FPGA带来的上市时间和实施成本方面的好处。

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