Vivado设计套件

Vivado设计套件是赛灵思面向未来十年的 “All-Programmable”器件打造的开发个工具,Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具将各类可编程技术结合在一起,能够可扩展实现多达1 亿个等效ASIC 门的设计

FPGA存储器推荐(使用 Vivado Design Suite)

合理利用这些列表需要了解如下内容:
1. Slice/LUT 的利用率直接影响对存储器的要求。以下数字代表 75% LUT 利用率的器件。
2. 时序约束的数量和复杂度直接影响对存储器的要求。
3. 以下存储使用数量基于命令行完全编译(综合和实现)。

Kintex UltraScale+ 存储器推荐(单位:GB 面向 Vivado)

  Windows / Linux (64 位)
器件 典型值 峰值
XCKU3P 7

了解如何在 Vivado 集成设计环境使用多仿真组合,让您可以同时调试子模块和完整设计。

视频:使用 Vivado IP Integrator 和 Amazon F1

本视频介绍了如何使用Vivado IP Integrator 流程与 Amazon F1 硬件开发套件或 HDK 协同工作。

视频:Vivado 2016.3 新功能演示

新器件支持包括:Kintex® UltraScale+™、Zynq® UltraScale+ MPSoC、和所有 Vivado HLx 版本(包括 WebPACK™ 版本)中的单核 Zynq-7000S All Programmable SoC 器件、基于 IEEE 1735 的 IP 加密公开访问、以及 Vivado IDE 的新功能。

视频:约束爆炸

本段 Xilinx 快速入门视频将探讨约束爆炸。视频探讨了是什么导致时序约束爆炸,以及如何调试和修复异常约束问题。

Vivado 工具支持范围限定的约束特性,旨在将 XDC 文件与设计子集(如子模块 网表、团队设计流程中设计的不同部分、设计中的 IP 等)关联起来。通过本指南了解Vivado的约束范围设定方法。

LogiCORE视频处理子系统产品指南

视频处理子系统是视频处理IP的合集,它把软硬件综合在一起,抽象出视频处理管道的概念。 它为终端用户提供了开箱即用无需了解底部复杂性的视频处理内核,视频处理子系统实现了各种处理模块的合理集成,包括(但不限于)缩放、去隔行、颜色转换和校正,色度重采样和帧速率转换等等。

视频:在 Vivado 中使用 Cadence IES 运行仿真

了解如何在 Vivado 中使用 Cadence Incisive Enterprise (IES) simulator 运行仿真。我们将演示如何编译仿真库、为 IP 或整个项目生成仿真脚本,然后运行仿真。

盘点Vivado设计套件版本的支持性第三方仿真器

本文列出了能够与 Vivado 设计套件联用的支持性第三方仿真器。

这些也在随该软件一起发布的“Vivado 设计套件用户指南:版本说明、安装与许可”(UG973) 中列出。

请参阅“架构支持与需求”>“兼容的第三方工具”部分。

这些兼容版本向后兼容。Xilinx 建议用户运行最新版本的仿真器。

Vivado Design Suite 2017.2

  • Mentor Graphics ModelSim SE/DE/PE (10.5c)
  • Mentor Graphics Questa 高级仿真器 (10.5c)
  • Cadence Incisive 企业仿真器 (IES) (15.20.014)
  • Synopsys VCS 与 VCS MX (L-2016.06-SP1)
  • Aldec Active-HDL (10.4) Aldec Riviera-PRO (2016.10)
  • Vivado Design Suite 2017.1

  • Mentor Graphics ModelSim SE/DE/PE (10.5c)
  • 视频:通过 PCIe 进行调试

    了解在 Vivado 中通过 PCIe 进行远程调试的优势。该 QTV 主要介绍所有软硬件组件以及向 PCIe 设计添加 XVC 功能所需的步骤。

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