Vivado设计套件

Vivado设计套件是赛灵思面向未来十年的 “All-Programmable”器件打造的开发个工具,Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具将各类可编程技术结合在一起,能够可扩展实现多达1 亿个等效ASIC 门的设计

Xilinx广泛部署动态重配置技术

部分重配置技术现已纳入Vivado 2017.1 的 HLx Design版本和 System 版本,支持动态现场升级和更高的系统集成

赛灵思公司(Xilinx, Inc.,(NASDAQ:XLNX))宣布,在今天发布的Vivado® Design Suite HLx 2017.1版中广泛纳入部分重配置技术,为有线和无线网络、测试测量、航空航天与军用、汽车以及数据中心等丰富应用,提供动态的现场升级优势和更高的系统集成度。

动态现场升级
利用赛灵思部分重配置技术,设计人员能夠即时变更器件的功能,无需全部重配置或重建链接,从而大幅提高了All Programmable器件的灵活性。通过提供在关键功能持续运行的状态下,用户也可以在已经部署好的系统中升级特性集、修复漏洞和演进到新标准的能力,极大地提升了系统的可升级性和可靠性。

Viavi Solutions公司的高级工程设计经理 Craig Palmer 表示:“在赛灵思器件中使用部分重配置功能,不仅使我们能够优化 FPGA 的尺寸,而且还为我们的设计提供了全面的灵活性,支持我们在保持系统连接的同时,还能在多个端口单独进行重配置。”

更高的系统集成度

该视频讲解了如何使用mig为Xilinx的fpga进行扩容,CPU为microblaze,编程平台为vivado

视频:使用增量编译流程执行后-编译期的调试

观看本视频,了解使用自 Vivado 2016.1 版引入的 “增量编译” 流程对 “调试” 所带来的好处,以及在对实现进行增量编译的时候 添加/删除/修改 ILA 内核时所需要的必须步骤。

如何利用Vivado的时钟不确定性来改善时序

Plunify的InTime策略将在下一个版本里利用和融入set_clock_uncertainty设置来改善时序优化。但是,如果读者等不及的话,可手动尝试使用Vivado自身的时钟不确定性来改善设计的时序。

在不需要修改实际时钟沿和相位关系情况下来过度约束设计最安全和最有效的方式,使Vivado寻求更多的解决途径,提供可能更好的时序结果。

set_clock_uncertainty:指令实现时钟的定时路径或者两个时钟之间添加额外的余量。

概述:设置时钟不确定性并且在不同阶段消除它的影响。
• 例如: 将200ps时钟不确定性添加到布局的最关键路径
• 消除布线阶段的时钟不确定性

方法依赖于:
• 约束那个具体时钟?
• 需要添加时钟不确定性的具体量?
• 应用和消除时钟不确定性的阶段?

参考文献:
• https://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_4/ug949-vivado-design-methodology.pdf(page144)

HLS视频教程17:FOR循环优化 — 数据流

本节视频开始,我们将给大家介绍 Vivado HLS 所支持的 “FOR 循环” 的优化方法。数据流约束可以使得原本顺序执行的多个 FOR 循环并行执行,但使用该约束是有条件限制的。本节讲述了数据流约束的使用方法和要求,重点讲述了如何通过代码层面的优化突破这些限制。

HLS视频教程16:FOR循环优化 — 循环合并

在之前的课程我们介绍了了解 HLS 的入门,以及通过实例讲解了 HLS 的工作原理和对不同数据类型的介绍和处理 ... ... 上节课我们介绍了 "FOR" 循环优化的一些基本性能指标。本节视频,我们将继续介绍 Vivado HLS 所支持的 “for循环” 的优化方法。在默认情况下,Vivado HLS 并不会对顺序执行的 for 循环优化为并行执行,LOOP_MERGE 约束提供了这样一种可能:for 循环并行执行。本讲结合案例介绍了循环合并的三个主要规则。

HLS视频教程15:for 循环优化 — 基本性能指标

上节课我们介绍了接口综合的一些基本概念以及对“数组”的处理方式以及其他案例等。本节视频开始,我们将给大家介绍 Vivado HLS 所支持的 “for循环” 的优化方法。本讲着重介绍一些基本概念如 latency, Initial Interval 等,同时介绍了常用的优化方法:流水设计。

HLS视频教程 14:接口综合 - 其他案例演示

在之前的课程我们介绍了了解 HLS 的入门,以及通过实例讲解了 HLS 的工作原理和对不同数据类型的介绍和处理 ... ... 上节课我们介绍了接口综合的一些基本概念以及对“数组”的处理方式等。本节视频将向您介绍接口综合的其他案例,包括:

  • 如何添加 I/O 寄存器;
  • 添加全局时钟使能信号;
  • 控制 I/O 个数和设置复位信号的属性等。
  • Vivado Design Suite HLx 版本 2016.4 现已发布

    最新版 Vivado HLx Edition 现已推出, 其中包括:

  • 支持 Zynq® UltraScale+™ MPSoC ZCU102-ES2 和 Virtex® UltraScale+ VCU118-ES1 开发板
  • 支持 Virtex UltraScale+ XCVU11P 和 XCVU13P 器件
  • 针对 Kintex® 和 Virtex UltraScale™ 器件的重要升级
  • 在 Vivado 2106.4 版本说明中了解所有上述内容以及其它内容。

    “工欲善其事必先利其器”设计工具之于工程师乃是安身立命、发家致富的根本。一款好的设计工具可以让您事半功倍。作为数万工程师的选择,Xilinx全可编程FPGA和SoC 在5G、工业物联网、云计算、机器学习、嵌入式视觉、机器人等众多高速增长的行业广泛应用。而专为未来20年全可编程 FPGA 和SoC 而打造的设计工具Vivado Design Suit,将是全面释放这些全可编程器件潜力并加速您的设计的不二之选。

    辞旧迎新,在新旧年交际, 为鼓励基于全可编程器件的创新者,我们特推出“跨年大分享!100本Vivado图书免费拿”活动, 免费贡献100本《Vivado 从此开始》图书。该书由赛灵思高级战略应用工程师 Lauren撰写,汇集其多年实践经验及客户支持实例, 是一本由浅入深、深入浅出的实战教程。希望更多的工程设计者能从大家此次活动的分享中认识Vivado,了解Vivado,从而为我们的生活带来更多的创新设计。

    !奖品登场!
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