Vivado设计套件

Vivado设计套件是赛灵思面向未来十年的 “All-Programmable”器件打造的开发个工具,Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具将各类可编程技术结合在一起,能够可扩展实现多达1 亿个等效ASIC 门的设计

Vivado Hls 设计分析(二)

在使用高层次综合,创造高质量的RTL设计时,一个重要部分就是对C代码进行优化。Vivado Hls总是试图最小化loop和function的latency,为了实现这一点,它在loop和function上并行执行尽可能多的操作。比如说,在function级别上,高级综合总是试图并行执行function。

除了这些自动优化,directive是用来:
(1) 并行执行多个tasks,例如,同一个function的多次执行或同一loop的多次迭代。这是流水线结构。
(2) 调整数组的物理实现((block RAM),函数,循环和端口,以提高数据的可用性,并帮助数据流更快地通过设计。
(3) 提供关于数据dependency的信息,或者缺乏数据dependency,允许执行更多的优化。最终的优化是修改C源代码,以消除在代码中意外的dependency,但是这可能会限制硬件的性能。

本文使用的sample设计是一个matrix multiplier函数。目标是在每一个时钟周期处理一个新的sample,并实现数据流接口。

优化matrix multiplier

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观看视频,了解 OpenCV 库和其在一些典型应用中的使用,以及 Zynq-7000 SoC 的优点和如何实现 OpenCV 设计。同时您还能学习到如何在设计流程中使用 HLS 和视频库文件。本教程将通过一个设计实例向您讲解以上内容。​

观看视频,学习如何将 Vivado IP 和第三方综合工具配合使用。此视频将通过一个设计实例引导您完成创建自定义 IP 的步骤;用第三方综合工具IP黑盒子来审查所需 IP 输出;整合 Vivado IP 网表和第三方综合工具网表的两个方法,即“网表项目模式”和“非项目 Tcl 脚本模式”。​

Vivado快速上手:IO管脚规划与布局

本视频将向您介绍如何使用 Vivado 设计套件中的交互式“IO Pin Planning”和“Device Exploration” 功能。具体来说,IO 规划包括:在设计中创建、配置、分配和管理 IO 端口以及时钟逻辑对象。该视频教程描述了在设计流程的不同阶段如何执行 IO 规划的步骤。

在之前的课程我们介绍了了解 HLS 的入门,以及通过实例讲解了 HLS 的工作原理,对任意精度数据的处理,数据类型的转换方法,以及 HLS 中的复合数据类型。上节课介绍了 C/C++ 中常用的基本运算。本节课程将着重讲解在 Vivado HLS 下 C/C++ 测试平台的基本架构以及各组成部分的基本功能,包括测试激励、参考模型、待测单元和监测单元。

HLS视频教程8: Vivado HLS 中的 C/C++ 基本运算

 在之前的课程我们介绍了了解 HLS 的入门,以及通过实例讲解了 HLS 的工作原理,对任意精度数据的处理,数据类型的转换方法,以及 HLS 中的复合数据类型。本节视频将涵盖了 C/C++ 中常用的基本运算,通过几个具体案例重点阐述在 Vivado HLS 中使用这些运算时应注意的一些事项。

赛灵思FPGA助力解决困扰7年的27皇后难题

作者:陆健锋

有一个古老而著名的N皇后问题,即放置n个皇后在n*n棋牌中,使两两间的皇后不会相互攻击(同一行、同一列、同一斜线上的皇后都会自动攻击),它是回溯算法的典型案例。其26皇后在2009年被解开,但Q(27)的深入拓展持续了六年。

现在,德累斯顿工业大学的托马斯B.普瑞瑟尔团队已经解开了Q(27)问题。可以参考文章“Solving the N-Queens Puzzle for 27 Queens using FPGAs”,在这里他们详述了为什么选择攻克27皇后问题,用了什么样的算法和设计,以及这个过程中的宝贵经验。在9月19日,他们再一次运用大量并行FPGA来获取到了答案:

HLS视频教程7: 了解HLS中的复合数据类型

在之前的课程我们介绍了了解 HLS 的入门,以及通过实例讲解了 HLS 的工作原理,以及对任意精度数据的处理,以及数据类型的转换方法。本节视频结合案例详细介绍了如何在 Vivado HLS 中使用 C++ 的复合数据类型:结构体和枚举类型。

HLS视频教程6: 数据类型的转换

在之前的课程我们介绍了了解 HLS 的入门,以及通过实例讲解了 HLS 的工作原理,以及对任意精度数据的处理。本节视频将首先介绍变量的初始化,之后重点介绍了数据类型之间的转换,这对于算法描述时确定数据位宽非常重要。

深入浅出玩转Xilinx Vivado工具实战设计技巧

Xilinx采用先进的 EDA 技术和方法,提供了全新的工具套件Vivado,面向未来“All-Programmable”器件。Vivado开发套件提供全新构建的SoC 增强型、以IP和系统为中心的下一代开发环境,以解决系统级集成和实现的生产力瓶颈,可显著提高设计生产力和设计结果质量,使设计者更好、更快地创建系统, 而且所用的芯片更少。

为了能让工程师尽快掌握最新的开发工具Vivado,加速产品更新及上市进程,依元素科技推出为期2天的高级培训班。本课程将为经验丰富的 ISE® 软件用户提供更新知识,帮助他们使用 Vivado® Design Suite,同时也为Vivado初级用户进一步掌握实用技巧提供支持。了解相关数据库和静态时序分析 (STA) 机制,利用 Tcl 进行设计导航,创建 Xilinx 设计约束 (XDC) 、分析静态时序报告、如何实现时序收敛。学习如何为您的 FPGA 设计的 SDR、DDR、源同步和系统同步接口制定适当的时序约束;掌握Vivado调试流程,同时也将学习如何利用系统复位技术、同步电路技术、最优化HDL编码技术和时序收敛技术来提高设计性能和稳定性。培训中带有配套的实验和案例分析,通过理论与实践相结合,使学员能有效地掌握基于Vivado工具的设计流程及其设计技巧。

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