Vivado设计套件

Vivado设计套件是赛灵思面向未来十年的 “All-Programmable”器件打造的开发个工具,Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具将各类可编程技术结合在一起,能够可扩展实现多达1 亿个等效ASIC 门的设计

使用Vivado HLS评估I/Q压缩算法

作者:Kenshin

随着无线网络的数据流量和密集度不断增加,所有运营商都面临着非常大的挑战。一套好的数据压缩算法能够帮助运营商节省不少的网络基础设备的开支。使用Xilinx Vivado HLS工具评估开放式无线电设备接口(ORI)标准压缩算法可以分析其对信号保真度,延迟以及实现成本。Vivado HLS是一个评估实现压缩算法非常高效的软件平台。

无线数据带宽的增长使得新一代的网络要具备新的能力,例如更高阶MIMO(multiple-input, multiple-output)配置以及载波汇聚等功能。这些变化使得运营商不得不重构他们的解决方案,例如采用基带的中心化处理优化网络资源的利用,降低基带处理花销,但是共享式的基带处理资源也增加了前端网络的复杂性。

前端网络负责在基带单元(BBU)和远程无线电头端(RRH)之间传输调制的天线载波信号,大部分解决方案采用的是通用公共无线电接口(CPRI)协议通过光纤传输。但是CPRI协议只支持恒定的比特率传输,而且近些年来随着带宽需求的增加数据传输速率已经达到了其规范所能达到的最大的传输速率。

Vivado IPI 为 Aurora 设计开放 FPGA 共享资源

作者:
K Krishna Deepak 赛灵思高级设计工程师 kde@xilinx.com
Dinesh Kumar 赛灵思高级工程经理 dineshk@xilinx.com
Jayaram PVSS 赛灵思高级工程经理 jayaram@xilinx.com
Ketan Mehta 赛灵思高级IP产品经理 ketanm@xilinx.com

赛灵思的 IP Integrator 工具可帮助您改善设计输入生产力和多核 Aurora 设计的资源优化。

客户在必须由单个 FPGA 实现的大型设计中使用多个知识产权 (IP) 实例时,面临的主要挑战之一是如何在整个系统中有效共享资源。赛灵思 Aurora 串行通信内核的共享逻辑特性使用户可以在多个实例中共享资源。Vivado® 设计套件中的 IP Integrator 工具对于充分利用共享资源至关重要。

电子行业正快速转向高速串行连接解决方案,同时逐渐舍弃并行通信标准。行业标准串行协议具有固定的线路速率和确定的信道宽度,有时无法充分利用千兆位串行收发器的功能。

Hackaday读者有话说:Vivado HLS使用经验分享

作者:Kenshin

众所周知 Hackaday.com 网站上聚集着众多极客(Geeker),他们打破传统,标新立异,敢于尝试新的东西,今天这篇文章搜集了这些极客对Xilinx Vivado HLS工具使用经验和心得,Xilinx Vivado HLS是一个高级综合工具,能够将C语言转换成硬件描述语言(HDL),也就是说我们可以用C语言来实现HDL模块编程了。

图1 Vivado HLS工作流程

图1 Vivado HLS工作流程

视频: 【中文配音】如何在Vivado中实现设计

观看视频了解什么是设计实现,其在RTL 到比特流的设计流程中所适用的地方。视频内容主要包括配置实现与策略,运行时实现,结果检查,最后还有一些实现命令及选项参数的介绍和描述。

视频: Vivado中的 “逻辑调试” 功能详解

观看本视频学习如何使用 Vivado 设计套件中的 “逻辑调试(Logic Debug)”功能,以及如何在设计中添加逻辑调试 IP,如何使用 Vivado 逻辑分析器(Logic Analyzer)来操作该 IP。更多Vivado培训视频,敬请访问 http://china.xilinx.com/training/vivado

本视频将向您介绍 Vivado 2015.1 中所提到的全新的“仪表盘(Dashboards)" 功能,您可以学习到如何在 Vivado Logic Analyzer 中使用它们,以及将从中所获得的便利和益处。如需观看更多Vivado“快速上手”教学视频,请访问 http://china.xilinx.com/training/vivado

视频: 如何在Vivado中实现设计

观看视频了解什么是设计实现,其在RTL 到比特流的设计流程中所适用的地方。视频内容主要包括配置实现与策略,运行时实现,结果检查,最后还有一些实现命令及选项参数的介绍和描述。

HLx 配合补充 SDx 环境,用于创建并扩展部署可复用的 All Programmable 系统平台

赛灵思公司 (NASDAQ:XLNX) 今天宣布推出 Vivado® 设计套件 HLx 版本,为All Programmable SoC 和 FPGA以及打造可复用的平台提供了全新超高生产力设计方法。新版 HLx 包括 HL 系统版本、HL 设计版本和 HL WebPACK™ 版本。所有 HLx 版本均包括带有 C/C++ 库的 Vivado 高层次综合 (HLS)、Vivado IP 集成器 (IPI)、LogicCORE™ IP 子系统以及完整的 Vivado 实现工具套件,使主流用户能够方便地采用生产力最高、最先进的C 语言和 IP设计流程。结合最新 UltraFast™ 高级生产力设计方法指南,相比采用传统方法而言,用户可将生产力提升 10-15 倍。全新HLx 版本将作为 Vivado 设计套件的免费升级版提供。

为创建和编程可复用的平台工作带来超高生产力

Vivado时序收敛的方法

一个好的FPGA设计一定是包含两个层面:良好的代码风格和合理的约束。时序约束作为FPGA设计中不可或缺的一部分,已发挥着越来越重要的作用。毋庸置疑,时序约束的最终目的是实现时序收敛。时序收敛作为 FPGA设计的重要验证手段之一,是保证FPGA正常工作的必要条件。那么当时序无法收敛时我们应该采取怎样的措施呢?

首先需要明确一点,与ISE有显著不同,在Vivado中综合是时序驱动的综合,综合后的时序报告是可信的,因此要在综合之后就开始阅读时序报告,进行时序分析。

Blue Pearl 软件 v. 9.2 升级,支持 Vivado 2015.2

Blue Pearl 可帮助面向 Xilinx FPGA 的设计人员找到并调试缺乏同步所导致的亚稳定性问题,以及其它难以查明的 CDC 问题。了解 Blue Pearl 软件套件 9.2 版如何进一步加速 FPGA 的验证与实现。(PDF) 了解更多 »

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