Vivado设计套件

Vivado设计套件是赛灵思面向未来十年的 “All-Programmable”器件打造的开发个工具,Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具将各类可编程技术结合在一起,能够可扩展实现多达1 亿个等效ASIC 门的设计

Vivado中debug用法

Vivado和ISE相比ChipScope已经大幅改变,很多人都不习惯。在ISE中称为ChipScope而Vivado中就称为in system debug。下面就介绍Vivado中如何使用debug工具。

Debug分为3个阶段:
1. 探测信号:在设计中标志想要查看的信号
2. 布局布线:给包含了debug IP的设计布局布线
3. 分析:上板看信号

一 探测信号
探测信号有2种方法一种是直接在HDL源代码中用(*mark_debug = “true”*)标识出要探测的信号 另一种是 在综合过后的网表文件中添加标志。

1 .在HDL源代码中添加标志

然后点击open Synthesized Design

Vivado 2015.1版本的最新消息

赛灵思不断改进其产品、IP和设计工具,努力帮助设计人员提高工作效率。本文将介绍赛灵思设计工具的当前最新更新情况,其中包括为加速赛灵思All Programmable器件设计而构建的以IP及系统为中心的全新一代革命性创新型设计环境Vivado®设计套件。如欲了解有关Vivado设计套件的更多信息,敬请访问: china.xilinx.com/vivado 。

通过产品升级,赛灵思设计工具的功能将得到显著增强并新增一些新特性。保持及时更新升级是确保实现最佳设计结果的简单方式。

Vivado设计套件2015.1版本可从赛灵思下载中心下载: china.xilinx.com/download 。

VIVADO 设计套件 2015.1 版本亮点
最新版Vivado 设计套件包括最新Vivado 实验室版本(Vivado Lab Edition)、互动时钟域交叉(CDC)分析、加速仿真流、赛灵思软件开发套件(SDK)中的高级系统性能分析,以及XCVU440 等新型器件。

Vivado 实验室版本

将SoC平台设计与DSP系统生成器相集成

作者:Daniel E. Michek,赛灵思公司系统级产品营销高级经理, daniel.michek@xilinx.com

Vivado 系统生成器工具能方便地接入平台设计,从而可充分利用开发板接口和处理系统。

FPGA 的应用不断拓展,同时FPGA 设计流程也随之不断演进。我们不再将FPGA 用作简单的胶合逻辑,甚至不再作为信号处理链的核心,用以将IP 与专有后端接口集成。相反,FPGA 正在转变为可编程片上系统,其中包含作为处理器外设的硬件以及在强大APU 上运行的高级软件。这种架构就是我们所说的赛灵思All Programmable SoC。

为了充分发挥这种全新流程的优势,我们需要将设计方法从FPGA 早期的自上而下RTL 转变为以IP 开发和标准化连接(例如ARM® 的高级可扩展接口 (AXI))为中心的自下而上流程。随着接口从定制接口发展为通用接口,我们就可以花更少的精力来验证数据路径与平台设计之间的交互。

各位Vivado用户:

Vivado设计套件是一款功能强大的开发设计套件,其所面向的是未来十年的“全可编程”器件,是全可编程势在必行的大趋势下的必备利器之一。然而面对新的界面与功能、动辄上百页的文档可能会让您无所适从,您真的了解和掌握了这款工具?还有全新的系统设计方法学?您真的体会到了Vivado设计套件的强大与高效吗?

《Vivado设计误区与进阶》汇集了赛灵思专家团队在多年的客户支持工作中所积累的经验和方案,每个小文章都力图选取工程师感兴趣和普遍遇见的设计实例,配以简洁明快的文字和一目了然的插图,让您在数分钟之内便真正掌握这些技巧与方法。困扰您多日的难题,也许就在这短短的十来分钟的阅读中找到。

分享一重礼

这样一款经典的设计者手记,您忍心让其待字闺中?您的一个分享与关注其所带来的全新的系统设计方法学?
时间:5月18日– 22日
活动网址:赛灵思官方微博
抽奖奖品:《Xilinx FPGA权威设计指南——Vivado 2014》

各位 Vivado 用户:

《Vivado使用误区与进阶》电子书现已发布,并开放下载了。该书汇集了赛灵思专家团队在客户支持时所碰见的诸多实际案例,以及相对应的解决方案;还有多年总结下来的设计技巧与代码参数详解。是您学习和掌握Vivado开发套件的一本不可多得的实战指导资料。

对比于动辄数百页的PDF文档,本书通过9篇文章,总共64页的篇幅向大家详细讲解了那些在设计中非常重要、经常碰见的一些场景下Vivado的正确(高效)的使用方法。

本书目录如下:

第一章:十分钟教会你UltraFast
第二章:XDC约束技巧之时钟篇
第三章:XDC约束技巧之CDC篇
第四章:XDC约束技巧之I/O篇 (上)
第五章:XDC约束技巧之I/O篇 (下)
第六章:Tcl在Vivado中的应用
第七章:用Tcl定制Vivado设计实现流程
第八章:在Vivado中实现ECO功能
第九章:读懂用好Timing Report

视频: What's New in Vivado 2015.1

全新的 Vivado 设计套件 2015.1版本的新功能包括一个免费的Vivado Lab Edition版,交互式CDC分析,加速的仿真器与第三方仿真支持及对UltraScale器件的支持。

Xilinx公司资深DSP专家王宏强
Xilinx公司高级FAE 徐坚邓涛
Xilinx公司工具与方法学高级专家徐天容

在数字信号处理领域,如自适应滤波、DPD系数计算、MIMO Decoder等,常常需要矩阵解方程运算以获得其系数,因此需对矩阵进行求逆运算。然而,由于直接对矩阵求逆会导致庞大的运算量,所以在实际工程中往往需要先将矩阵分解成几个特殊矩阵(正规正交矩阵或上、下三角矩阵以求其逆矩阵需要更小的运算量)的乘积。目前,QRD矩阵分解法是求一般矩阵全部特征值的最有效且广泛应用的方法之一。它是将矩阵分解成一个正规正交矩阵Q与上三角形矩阵R,称为QRD矩阵分解。

由于浮点具有更大的数据动态范围,所以在众多多算法中具有只需要一种数据类型的优势,所以很多QRD矩阵分解是基于浮点数据类型的。不过在通信应用中,更多的场景还是复数类型。因此,随着通信技术的日益发展,算法的复杂度越来越高,QRD矩阵的维度也越来越大。如果是用传统的手写RTL,浮点复数超大维度QRD矩阵分解的FPGA实现将变得非常复杂,需要很长的时间来编写RTL代码、仿真和进行验证等工作,使得开发效率不是很高。

By Shaoyi Cheng, University of California, Berkeley

(Excerpted and adapted from the latest issue of Xcell Journal)

作者:Shaoyi Cheng
博士候选人
加州大学伯克利分校
sh_cheng@berkeley.edu

通过用于重构高级算法描述的简单流程,就可以利用高层次综合功能生成更高效的处理流水线。

如果您正在努力开发计算内核,而且采用常规内存访问模式,并且循环迭代间的并行性比较容易提取,这时,Vivado® 设计套件高层次综合(HLS) 工具是创建高性能加速器的极好资源。通过向C 语言高级算法描述中添加一些编译指示,就可以在赛灵思FPGA 上快速实现高吞吐量的处理引擎。结合使用软件管理的DMA 机制,就可以比通用处理器提速数十倍。

然而,实际应用中经常会遇到难以处理的复杂内存访问问题,尤其是当突破科学计算和信号处理算法领域时更是如此。我们设计出了一种简单方法,可供您在此类情况下生成高效的处理流水线。在详细介绍之前,我们首先了解一下Vivado HLS 的工作原理,更重要的是了解它何时不起作用。更多内容请点击

Xilinx升级Vivado 2014.3的FPGA功率优化

参加 FPGA 功率优化班,将帮助您创建更高电源效率的 FPGA 设计。通过本课程的学习,将有助于您的设计满足更小型化的 FPGA 器件,降低 FPGA 功耗,或在更低的温度下运行FPGA。另外,通过掌握本课程介绍的工具和设计方法,您将能够加快设计创建步伐、缩短开发时间和降低开发成本。了解更多 »

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