连接

赛灵思连接功能解决方案使得您能够在串行应用 - 主流应用直至超高端应用 - 领域内迅速实现定制终端产品系统,并且为应用设计提供宝贵优势。赛灵思致力于通过其目标设计平台提供连接功能开发工具、方法、IP 和技术支持。面向连接功能的目标设计平台将这些元素带入了产品化解决方案,为有经验的用户加快了开发速度,并且为新用户简化了 FPGA 应用。

FPGA固有的灵活性成为扩展外部I/O的关键,不过,除非子卡上已经实现了I/O,否则需要改变FPGA板设计来取代物理I/O组件或者连接器,为了避免这样的浪费,设计者以往通常依赖PCI™ Mezzanine Card (PMC) 和Switched
Mezzanine Card (XMC)标准,但是问题是这些标准是多年以前针对单板计算机而不是FPGA开发的,来解决难题。The FPGA Mezzanine Card (FMC)标准,由包括FPGA供应商和终端用户的多家公司联合开发,特别针对FPGA设计,提升了I/O灵活性并降低了一系列应用成本。

添加时序约束的技巧分析

使用约束文件添加时序约束2010-01-16 13:07一般来讲,添加约束的原则为先附加全局约束,再补充局部约束,而且局部约束比较宽松。其目的是在可能的地方尽量放松约束,提高布线成功概率,减少ISE 布局布线时间。典型的全局约束包括周期约束和偏移约束。

目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现,并设计了专用时钟缓冲与驱动结构,从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要,Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加,最新的Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。

本应用指南说明 Spartan- 3 FPGA 系列如何仅通过在接收器数据通路中加入一个倒相器即可避免大量使用过孔,并且在不要求 PCB 重新设计的情况下即可解决意外的 PCB 迹线交换问题。

Spartan®-6 FPGA 连接功能套件介绍

Spartan®-6 FPGA 连接功能套件是一款全面且简便易用的连接功能开发和演示平台,用于通过基于极常见标准的协议 - PCIe、以太网 - 进行设计,实现了低成本协议桥接,并且在多个市场部门内为 LVDS 通信提供了效率更高的替代设计。

赛灵思公司(Xilinx, Inc. (NASDAQ: XLNX))今天宣布隆重推出最新Virtex®-6 和 Spartan®-6 FPGA连接开发套件,该套件将为客户提供一个综合的、易用的、经硬件验证的开发环境。 这个新的连接开发套件的一个重要元素是包含了Northwest Logic公司高性能、分散-聚集 DMA 引擎IP的连接目标参考设计。这个DMA 引擎IP与套件中的其它元素相结合,可以为多种基于 PCI Express的应用提供高带宽的运营支持,使得客户可以针对广泛的高速连接应用迅速进行开发和部署设计。

在这个新的应用指南中,Brian Hill介绍了如何使用标准网络性能套件Netperf测量采用MontaVista Linux 4.0的XPS LL三模以太网MAC(TEMAC)。该实例介绍了几个可调的值, 这些值在采用Netperf测试和测量网络性能时可能影响以太网 性能。该应用指南包含Netperf 2.4.4源码和预置Linux镜像及Cygwin镜像。

如何选择合适的FPGA千兆位收发器?

作者:Carol A. Fields  
赛灵思公司
选择合适的千兆位收发器(GT)是通信和实时处理领域尤其需要重点考虑的设计事项,但特定的市场领域可能会存在太多的标准、协议或使用模型。有时针对某一种应用就会涉及到好几种标准,为了选择最适合的千兆位收发器,必须对各种协议的最新发展情况了如指掌。

由于SOC设计工程师用更大容量和更到处理速度来增强他们的设计,所以I/O成为性能瓶颈,如何快速移动数据成为关键,因此现在几乎每个器件都用到高宽带串行连接。

《LogiCORE™ IP Initiator/Target v3.1 for PCI 入门指南》提供经过全面验证的32 位和64位预实现PCI 总线接口。本指南讲述支持的基于 Virtex™ 和 Spartan™ 架构的32 位和64位核的设计流程,并且介绍 Cadence® IUS v5.8 中的示例设计。

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