PCI Express® 规范要求端口在供电稳定至少100毫秒后作好链路协商（link training）准备。由于各种新一代的FPGA——例如Xilinx Virtex®-6 系列——的配置内存不断增大， 要达到这一要求变得十分困难。有一种创新方法可应对这一挑战，那就是充分利用FPGA局部重配置领域所取得的最新进展，把一个大型FPGA中基于PCIe®规范系统的总体配置分为两个步骤：PCIe系统初始链路配置和后续的用户应用程序重配置。

Karl Kurbjun 和 Carl Ribbing 共同编著的本应用指南首先介绍了通过动态重配置端口 (DRP) 对Spartan-6 FPGA 锁相环(PLL) 的时钟输出频率、相移及占空比进行动态修改的方法。在阐述了内部DRP 控制寄存器的功能后，提供了一个通过状态机驱动DRP，确保寄存器能以正确序列实现控制的参考设计。

赛灵思 Spartan®-3、Spartan-3E 和 Extended Spartan-3A产品支持极其稳健而灵活的 I/O 特性集，可轻松满足大多数应用的信号要求。我们可对上述系列产品的用户 I/O 引脚进行编程，使其支持众多单端信号标准。Spartan-3 系列的标准单端信号电压电平支持 1.2 V、1.5 V、1.8 V、2.5 V 和 3.3 V。但在许多应用中，有时需要用户 I/O 引脚与比所允许的，有更高电平的信号接口。

FPGA设计和验证工程师当今面临的最大挑战之一是时间和资源制约。随着FPGA在速度、密度和复杂性方面的增加，完成一个完整时序验证对人力和计算机处理器、存储器提出了更多更高的要求。

这里要谈的时xilinx的spartan-3系列FPGA的配置电路。当然了，其它系列的FPGA配置电路都是大同小异的，读者可以类推，重点参考官方提供的datasheet，毕竟那才是最权威的资料。这里特权同学只是结合自己的理解，用通俗的语言作一点描述。

平板和视频播放器之类的显示应用通常采用高速、低压差分信号(LVDS)接口来传输视频数据。为了解决电磁兼容性(EMC)问题，设计者可以利用扩频时钟技术来降低这些信号所产生的辐射能的影响。设计者将扩频时钟用作LVDS信号的发射源时，辐射能就会在整个频率范围内发散开来，从而有效地降低了任意频率下的峰值能量。

本应用指南针对 FT256 1 mm BGA 封装的 Spartan™-3E FPGA，讨论了低成本、四至六层、大批量印刷电路板 (PCB) 的布局问题，同时探讨高速信号和信号完整性 (SI) 因素对低层数 PCB布局的影响。本应用指南的读者为设计工程师、管理人员和 PCB 布局人员，他们对与 SI 相关的设计问题应当已经有所了解。本应用指南主要讲述 FT256 封装的 Spartan-3E 器件，但这些信息也适用于同等的 FG256 封装，其中包含的通用指南可用于优化其他器件和封装的路板布局。

在进行基于模型的反馈控制系统设计时，掌握时间参数至关重要。
作者：Juergen Wassner，卢塞恩应用科学与艺术大学工程与建筑学院讲师
电子邮箱： Juergen.wassner@hslu.ch

Christoph Eck，卢塞恩应用科学与艺术大学工程与建筑学院讲师
电子邮箱： Christoph.eck@hslu.ch

基于模型的设计 (MBD) 因其在缩小实时系统抽象的数学建模和物理实现之间差距的光明前景而备受关注。通过使用相同的源代码进行算法分析、架构探讨、行为模拟和硬件／软件设计，MBD 有望缩短系统设计周期。

周立秋 ,李仁发 ,曾庆光
湖南大学计算机与通信学院，湖南长沙（410042）
E-mail： fdws989@163.com
面向可重构片上系统的软硬件划分在一开始就受到研究人员关注，动态软硬件划分算法的难点在于其对实时性要求比较高。本文通过分析基于函数的动态软硬件划分问题，提出了通过贪婪算法和禁忌搜索算法相结合的方式来实现对动态软硬件划分实时需求问题的解决。

Cadence日前宣布并购Taray。Taray是一家在PCB系统设计中整合众多大尺寸、复杂FPGA的技术供货商。透过在整个PCB设计流程中嵌入Taray专利FPGA合成技术，Cadence将为客户提供一个平台，提高生产力并加速实现以FPGA为基础PCB的设计能力。