UltraScale

Xilinx UltraScale™ 架构在完全可编程的架构中应用前沿 ASIC 技术,支持全面线路速率智能处理的每秒数百 Gb 级系统性能,将其扩展至 TB 乃至每秒万亿次性能水平。基于此 ASIC 级架构,Kintex® UltraScale 和 Virtex® UltraScale 器件进一步扩大了公司市场领先的 FPGA 和 3D IC 系列范围,并支持新一代更智能系统的全新高性能架构要求。UltraScale 产品系列不但可从 20 纳米平面扩展至 16 纳米 FinFET 乃至更高技术,同时还可从单片向 3D IC 扩展.

作者:圆宵,来源:FPGA那点事儿

IODelay是Xilinx FPGA IO结构内,一个很有用处的单元,至少从Spartan6/Virtex5时代开始,就已经集成了这一技术,在很多高速接口互联时,我们都可能找到IODelay的用武之地。在最新的Ultrascale系列FPGA中,IODelay这一单元的具体用法,跟7Series中相比产生了一些变化。本文总结下,供读者参考。

1. 7Series FPGA中IODelay的用法
在7Series中,IODelay都需要配合IOdelayCtrl来使用。其延迟步进阶数总共为64个Taps,每个Tap精度是tREFCLK/64。REFCLK提供3种设置,分别是200Mhz,300Mhz,和400Mhz,所以相对应的延迟精度分别为:5ns/64=78ps,3.333ns/64=52ps,2.5ns/64=39ps。

作者:谢世诚

10月19日,继在美国、日本成功举办之后的赛灵思(Xilinx)公司首次中国开发者大会(XDF)在北京举行。本次XDF共有三个分会场,包括针对传统赛灵思客户的硬件开发者,以及软件与嵌入式应用开发者的两个分会场,超过500人规模的开发者将会场挤得水泄不通。一个突出的现象是,作为一个传统的FPGA硬件公司, 此次参会的应用软件与嵌入开发者的人数超过了硬件开发者人数。

赛灵思负责软件、IP的高级副总裁Salil Raje认为,这是赛灵思正在经历一个持续数年的转型的表现——从支持C、C++/OpenCL 开始,逐渐从一家面向硬件开发的企业,转化为一个All Programmable (全可编程) 的领先企业。

从做C、C++开发向RTL转型

“高层次综合工具和软件应用工具都更加接近软件开发者,而HLS这个高层次综合工具是转型的核心与驱动器。” Salil Raje表示。

赛灵思在全球的客户拥有5万人左右的客户群体,他们集中在传统的硬件设计和FPGA领域。

之所以要启动向软件和嵌入式应用转型,是因为嵌入式系统的市场规模有10万名SoC与FPGA的工程师。这无疑将成为赛灵思拓展这一客户市场的源泉。

Xilinx的UltraScale 架构为设计提供具有完全可连接的独立逻辑和灵活的互连的设备组合,兼顾了高性能和紧凑效果,再加上Vivado设计套件可以让其高时钟速率设计几乎满负荷运转,在性能和利用率方面超过竞争对手产品20%,快来下载观看实际对比分析,数字不会说谎!

作者: Avi Avanindra,Devardhi Mandya,Cypress

网络路由器带有用于性能监控、流量管理、网络追踪和网络安全的统计计数器。计数器用来记录数据包到达和离开的次数以及特定事件的次数,比如当网络出现坏包时。数据包的到达会使多个不同的统计计数器发生更新;但一台网络设备中的统计计数器的数量及其更新速度常常受到存储技术的限制。

管理统计计数器需要高性能的存储器才能满足多重的读—修改—写操作。本文将描述一种使用IP方法的独特统计计数器,这种计数器的一端可以连接网络处理器(NPU),另一端可以连接Xilinx公司的QDR-IV存储控制器。QDR-IV统计计数器IP是一种带有QDR-IV SRAM、为网络交流管理和其他计数器应用提供高效统计计数器的软IP。

QDR-IV SRAM概述

视频:在 DSP48E2 Slice 中使用开方多路复用器

本视频介绍如何在 UltraScale 架构 DSP48E2 slice 中使用开方预加法器输出的新功能。本视频将介绍当在 Vivado HLS 中实现平方差异累积函数时如何使用开方多路复用器。

白皮书(WP487):8 位点积加速

UltraScale和UltraScale +器件中的DSP架构通过具有可扩展性能的INT8矢量点积增强了神经网络的卷积和矩阵乘法吞吐量。 借助本白皮书中描述的方法,与传统原生DSP资源的使用相比,吞吐量可以提升1.75到2倍。

视频:PCI Express 可现场升级的 Tandem

本视频主要介绍 PCI Express 解决方案的创建过程,使用 PCI Express Gen3 子系统的 AXI 桥接器时,该解决方案可使用支持现场升级流程的 Tandem。该流程的 Tandem 部分允许 PCIe 模块在 100ms 内可见,现场升级意味着设计可通过 PCIe 链路下载,无需重新启动设计,也无需让 PCIe 链路处于工作状态。

作者:清风流云

背景:
Metamako公司是提供高性能、低延迟网络工作解决方案的领导者。它开发的分裂式硬件网络工作平台利用FPGA优势来实现应用,是专门为高速超高性能和可编程应用需求而提供的,顾客利用它提供的这些性能可以在简化他们的网络工作栈的同时支持边缘计算,而它的平台在超快速度运作期间可以达到仅近4ns的延迟,并且已经被STAC 基准委员会证实。可见,Metamako提供的解决方案功能丰富,资源丰富,还采用先进的技术来将延迟降到最低,大大增加其行业竞争力。

Metamako FPGA网络工作平台:

将浮点转为定点 大幅降低功耗和成本

作者 : Ambrose Finnerty 和 Hervé Ratigner

赛灵思器件和工具支持从二进制到双精度在内的多种数据类型。UltraScale ™ 架构的可扩展精度提供极大灵活性,便于优化功耗和资源利用,同时满足设计性能目标要求。

摘要
在数据中心、航空航天与军用、5G 无线以及汽车等领域,客户必须满足高级驾驶员辅助 (ADAS)、雷达和深度学习等应用中严峻的散热、功耗和成本要求。

要实现这些目标,一种极为有效的方法是用定点数实现信号处理链。赛灵思FPGA 和 SoC 具备固有的可变精度支持,允许客户轻松调整以适应不断演变的朝更低精度解决方案发展的这种行业趋势。

赛灵思提供一种包含 Vivado® 高层次综合 (HLS) 的工具流程,允许客户方便地评估 C/C++ 设计的更低精度实现方案,诸如定点等。

简介 :赛灵思支持的数据类型
赛灵思 All Programmable 器件和工具支持从二进制到双精度浮点在内的多种数据类型。用定点实现的设计总是比用浮点实现的同一设计更加高效,因为定点实现方案所占用的资源和消耗的功耗更少。若将设计迁移到定点,功耗和占用面积缩减一半并不稀奇。

如何在 UltraScale 架构 DSP48E2 slice 中使用最新广泛多路复用器产品反馈功能。本视频将介绍如何使用随 Vivado Design Suite 2016.1 提供的 verilog CMACC 模板实现、复杂乘积累加函数。

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