UltraScale

Xilinx UltraScale™ 架构在完全可编程的架构中应用前沿 ASIC 技术,支持全面线路速率智能处理的每秒数百 Gb 级系统性能,将其扩展至 TB 乃至每秒万亿次性能水平。基于此 ASIC 级架构,Kintex® UltraScale 和 Virtex® UltraScale 器件进一步扩大了公司市场领先的 FPGA 和 3D IC 系列范围,并支持新一代更智能系统的全新高性能架构要求。UltraScale 产品系列不但可从 20 纳米平面扩展至 16 纳米 FinFET 乃至更高技术,同时还可从单片向 3D IC 扩展.

近年来,ASIC设计规模的增大带来了前所未有的芯片原型验证问题,单颗大容量的FPGA通常已不足以容下千万门级、甚至上亿门级的逻辑设计。现今,将整个验证设计分割到多个采用最新工艺大容量FPGA中,FPGA通过高速总线互联,成为大规模ASIC或SOC原型验证的极佳选择。

芯片优势:
XILINX 新一代UltraScale架构满足大规模ASIC设计需求

基于 FPGA 仿真与原型设计可快速、准确地实现 SoC 系统建模和验证并加速软件和固件的开发。通过 20nm 解决方案Virtex UltraScale VU440 FPGA , Xilinx 将原型设计带入数百万逻辑单元解决方案的阶段:

  • 在许多情况下避免了进行多芯片分区的困扰
  • 减少了大型 ASIC 和 ASSP 设计的开发风险
  • 减少了板级空间的要求和复杂性
  • 实现灵活 I/O,创建邻接器件
  • 降低了系统级功耗
  • 作者:北楼

    阿里妹导读:X-Engine 是集团数据库事业部研发的新一代存储引擎,也是新一代分布式数据库X-DB的根基。在线事务处理的数据库存储引擎中,如何有效率的回收多版本的旧数据一直是一个难题,尤其在write intensive的应用中,事务处理无可避免受到后台任务的干扰(compaction or vacuum),引入异构计算设备来offloading这些任务的想法由来已久,但是真正想要应用起来确有难度。

    今天,我们将为大家详细介绍带有FPGA加速的X-Engine存储引擎。这篇文章不仅仅讲述如何设计并实现出更高效的FPGA逻辑,还有如何提升I/O,做好混合负载调度、容错等。"平稳"二字,看似波澜不惊,实则暗藏巨浪。

    前言

    作者:Sleibso,编译:Stark

    Accolade公司推出了第三代双端口100G网络ANIC-200Ku PCIe无损数据包采集适配器,该板卡是基于Xilinx UltraScale FPGA,能够从3200万网络数据流中实时分析每一个数据包,系统正常运行情况下功耗只需要50W左右,能够在4纳秒的精度内为每一个网络数据包打上时间戳。ANIC-200Ku集成了两个CFP4网线适配器接口(Optical Cage),我们可以将两个ANIC-200Ku进行直连来实现200Gbps无损高聚合数据流的网络。

    Ryft Cloud迁移到AWS EC2 F1实例上来了!

    作者:stark

    Ryft Cloud是Ryft公司开发的一套数据存储、搜索与分析的管理系统,毫无疑问现在很多大型公司和研究项目都需要依靠数据来做出决策,比如金融交易、基因组分析、深度学习等,Ryft Cloud平台能够让用户实现更加智能、更加复杂的数据搜索和分析功能。Ryft Cloud为用户提供了专业的软件开发API和工具,借助Ryft Cloud的数据分析算法自定义满足用户需求的解决方案。(图1:Ryft Cloud支持各类数据分析应用)

    作者:圆宵,来源:FPGA那点事儿

    IODelay是Xilinx FPGA IO结构内,一个很有用处的单元,至少从Spartan6/Virtex5时代开始,就已经集成了这一技术,在很多高速接口互联时,我们都可能找到IODelay的用武之地。在最新的Ultrascale系列FPGA中,IODelay这一单元的具体用法,跟7Series中相比产生了一些变化。本文总结下,供读者参考。

    1. 7Series FPGA中IODelay的用法
    在7Series中,IODelay都需要配合IOdelayCtrl来使用。其延迟步进阶数总共为64个Taps,每个Tap精度是tREFCLK/64。REFCLK提供3种设置,分别是200Mhz,300Mhz,和400Mhz,所以相对应的延迟精度分别为:5ns/64=78ps,3.333ns/64=52ps,2.5ns/64=39ps。

    作者:谢世诚

    10月19日,继在美国、日本成功举办之后的赛灵思(Xilinx)公司首次中国开发者大会(XDF)在北京举行。本次XDF共有三个分会场,包括针对传统赛灵思客户的硬件开发者,以及软件与嵌入式应用开发者的两个分会场,超过500人规模的开发者将会场挤得水泄不通。一个突出的现象是,作为一个传统的FPGA硬件公司, 此次参会的应用软件与嵌入开发者的人数超过了硬件开发者人数。

    赛灵思负责软件、IP的高级副总裁Salil Raje认为,这是赛灵思正在经历一个持续数年的转型的表现——从支持C、C++/OpenCL 开始,逐渐从一家面向硬件开发的企业,转化为一个All Programmable (全可编程) 的领先企业。

    从做C、C++开发向RTL转型

    “高层次综合工具和软件应用工具都更加接近软件开发者,而HLS这个高层次综合工具是转型的核心与驱动器。” Salil Raje表示。

    赛灵思在全球的客户拥有5万人左右的客户群体,他们集中在传统的硬件设计和FPGA领域。

    之所以要启动向软件和嵌入式应用转型,是因为嵌入式系统的市场规模有10万名SoC与FPGA的工程师。这无疑将成为赛灵思拓展这一客户市场的源泉。

    Xilinx的UltraScale 架构为设计提供具有完全可连接的独立逻辑和灵活的互连的设备组合,兼顾了高性能和紧凑效果,再加上Vivado设计套件可以让其高时钟速率设计几乎满负荷运转,在性能和利用率方面超过竞争对手产品20%,快来下载观看实际对比分析,数字不会说谎!

    作者: Avi Avanindra,Devardhi Mandya,Cypress

    网络路由器带有用于性能监控、流量管理、网络追踪和网络安全的统计计数器。计数器用来记录数据包到达和离开的次数以及特定事件的次数,比如当网络出现坏包时。数据包的到达会使多个不同的统计计数器发生更新;但一台网络设备中的统计计数器的数量及其更新速度常常受到存储技术的限制。

    管理统计计数器需要高性能的存储器才能满足多重的读—修改—写操作。本文将描述一种使用IP方法的独特统计计数器,这种计数器的一端可以连接网络处理器(NPU),另一端可以连接Xilinx公司的QDR-IV存储控制器。QDR-IV统计计数器IP是一种带有QDR-IV SRAM、为网络交流管理和其他计数器应用提供高效统计计数器的软IP。

    QDR-IV SRAM概述

    视频:在 DSP48E2 Slice 中使用开方多路复用器

    本视频介绍如何在 UltraScale 架构 DSP48E2 slice 中使用开方预加法器输出的新功能。本视频将介绍当在 Vivado HLS 中实现平方差异累积函数时如何使用开方多路复用器。

    白皮书(WP487):8 位点积加速

    UltraScale和UltraScale +器件中的DSP架构通过具有可扩展性能的INT8矢量点积增强了神经网络的卷积和矩阵乘法吞吐量。 借助本白皮书中描述的方法,与传统原生DSP资源的使用相比,吞吐量可以提升1.75到2倍。

    同步内容