UltraScale

Xilinx UltraScale™ 架构在完全可编程的架构中应用前沿 ASIC 技术,支持全面线路速率智能处理的每秒数百 Gb 级系统性能,将其扩展至 TB 乃至每秒万亿次性能水平。基于此 ASIC 级架构,Kintex® UltraScale 和 Virtex® UltraScale 器件进一步扩大了公司市场领先的 FPGA 和 3D IC 系列范围,并支持新一代更智能系统的全新高性能架构要求。UltraScale 产品系列不但可从 20 纳米平面扩展至 16 纳米 FinFET 乃至更高技术,同时还可从单片向 3D IC 扩展.

本视频将介绍 Xilinx PCIe DMA 子系统的设置过程与性能测试,先展示可实现的硬件性能,然后说明用软件进行实际传输怎么会影响性能。最后将讨论不同的选项,以提高包括选择最佳传输量与轮询在内的性能。

视频:面向 UltraScale 的部分重配置+

本视频回顾了 UltraScale + 芯片的部分重配置功能,展示了 Vivado Design Suite 中部分重新配置的新功能,并在 Vivado 系统和设计版本中引入了更多的部分重配置。

UltraScale 集成式 100G Ethernet 子系统

Xilinx 提供一种针对高性能应用领域的集成式 100 Gb/s (Gbps) 以太网介质访问控制器 (MAC) 和物理编码子层 (PCS) 内核。该内核依照 IEEE 802.3-2012 规范而设计,用于最新的 UltraScale™。

Xilinx 100 Gbps 以太网 MAC 和 PCS 内核可提供针对通信设备的高性能互联技术以及实现新兴接口标准方面的灵活性。IP 的PCS 部分可配置为 CAUI-10(10 通道 x 10.3125G)、CAUI-4(4 通道 x 25.78125G)或可动态切换的 CAUI-10 和 CAUI-4 模式。

主要性能和优势

支持 10 通道 x10.3125 CAUI-10、4 通道 x25.78125G CAUI-4 或可动态切换的 CAUI-4 和CAUI-10 模式
免费 100G Ethernet MAC / PCS 许可密钥激活
可选付费 soft 100G RS-FEC (面向 UltraScale FPGA)
1588 1 步和 2 步硬件时戳
允许在 100G 以太网集成模块和GT 之间插入定制逻辑,例如 RS-FEC
可选的帧校验序列 (FCS) 检查、添加和删除
优先流程控制
动态和静态歪斜支持
PCS Lane Marker插入与删除

面向 UltraScale GTY 收发器的 IBERT

面向 UltraScale™ 架构 GTY 收发器的可定制 LogiCORE™ IP 集成式误码率测试器 (IBERT) 核用于评估和监控 v 收发器。该核包括采用 FPGA 逻辑实现的模式生成器和检查器,并能够接入 GTY 收发器的端口和动态重配置端口属性。还包括了通信逻辑,可通过 JTAG 在运行时间进行设计访问。此核可用作独立或公开设计,基于客户配置。

主要性能和优势:
为 Vivado® 串行 I/O 分析器功能与 IBERT 内核之间提供了通信路径。
提供 UltraScale 架构 GTY 收发器 (用户可选数量)
可根据所需的线速、参考时钟速率、和参考时钟源来定制每个收发器
需要可源自引脚或某个使能 GTY 收发器的系统时钟

特色技术文档

手把手教你在FPGA实例上运行“Hello World”

作者:邓明轩 AWS解决方案架构师

前言
在4月19号的旧金山AWS技术峰会上,亚马逊CTO Werner Vogels宣布了多项AWS新功能,其中就包括众人期待已久的FPGA实例F1。

F1 实例配有最新的 16 nm Xilinx UltraScale Plus FPGA,目前有f1.2xlarge和f1.16xlarge两种类型,其中f1.2xlarge配备有1个FPGA卡, f1.16xlarge配备有8个FPGA卡。

使用 F1 实例部署硬件加速在许多高性能计算 (HPC) 应用程序中非常有用,可解决需要高带宽、增强型联网和较高计算能力的复杂科学、工程和业务问题。F1 实例尤其适用于有时间要求的应用程序,如临床基因组学、实时视频处理和财务风险分析。

因为这段时间都在学习神经网络,所以F1实例最吸引我的是在FPGA上部署神经网络模型,神经网络的前向计算以高频脉冲的方式同时发生在门电路构成的神经网络单元上,想想都让人激动。

不过FPGA这个东西确实太专业了,入门学习曲线不是一般的陡,启动F1实例运行一个简单的Hello World都需要折腾一番。

视频:如何实现 MIPI D-PHY 解决方案

本视频简要介绍了 MIPI 和 Xilinx MIPI 解决方案,以及如何寻找更多有关 Xilinx FPGA 所附 D-PHY MIPI 解决方案的信息。本视频还提供了运行 IBIS 硬件仿真的实例,展示 Xilinx FPGA MIPI 的稳健性。

在当今复杂的 DSP 应用中,设计人员想要寻求更高的功能性及性能,他们已越来越多地采用可编程逻辑实现硬件解决方案。Xilinx® UltraSCale 和 UltraScale+ 系列 FPGA 可通过各种器件达成设计目标,这些器件专门开发用于满足高性能、低成本及低功耗等特定的市场需求。Xilinx UltraScale 和 UltraScale+ 系列 DSP 设计平台通过降低日程安排风险、实现设计重复利用并引入新的高级设计方法,加快了 DSP 应用的开发进程。

亚马逊AWS新服务:可编程硬件

一、 FPGA背景介绍
FPGA是Field-Programmable Gate Array的英文缩写,英文直译叫做“现场可编程门阵列”,一般都叫做“可编程硅芯片”。计算机的处理器是在预定义的电路中运行软件应用程序,与此相反,对FPGA进行编程会使芯片内部的线路重新连接,从而直接在硬件中执行所需的功能。

每一块FPGA芯片都是由有限多个带有可编程连接的预定义源组成,可实现可重配置数字电路和I/O模块并允许电路接触外部环境。

FPGA资源说明书中通常介绍了可编程逻辑模块的数量、固定功能逻辑模块(如乘法器)的数目及存储器资源(如嵌入式块RAM)的大小。FPGA芯片中还有很多其它的部分,但是以上指标通常是在为特定应用选择和比较FPGA时的最重要参考指标。

作者:闲情逸致

MRAM制造商Everspin希望能将256Mbit DDR3 ST-MRAM器件以及即将推出的1Gbit ST-MRAM集成到Xilinx UltraScale FPGA板卡上。本月初推出一个适用于Vivado MIG(存储器接口发生器)的全新软件脚本,使MIG DDR3控制器能完美适配ST-MRAM的时序以及控制要求。Everspin已有十年基于MRAM开发产品的经验,根据Dylan McGrath在EETimes.com发布的文章,Everspin目前仍然是唯一经营商业MRAM器件的公司。

非易失性MRAM不同于闪存,它没有损坏故障。这种特性使得MRAM在诸如服务器级企业存储等应用中比闪存具有巨大的优势。基于MRAM的存储卡不易耗损,并且它的读/写性能不会随着时间而降级,该功能远优于基于闪存的SSDs。

基于UltraScale FPGA板卡的NVMe存储加速卡:

作者:李卫忠 文章来源:doit
超大规模云计算中心、电子商务和社交网络数据中心,正面临着数据类型复杂的工作负载加速之难题。

数据中心加速的主要途径

传统CPU处理能力的需要突破已经成为共识,目前的途径主要有以下几类:

途径一,ASIC:经历了几十年的发展演变,为专门目的而设计的ASIC,由于面向特定用户的需求,在加速效率上可圈可点。但是,设计周期长、成本贵、应用范围窄的通病,使ASIC仅适合于批量很大或者对产品成本不计较的场合。

途径二,GPU:随着近年来机器学习等领域的突飞猛进,GPU也早已经不再局限于3D图形处理,其在浮点运算、并行计算等部分计算方面的特性已经引起业界越来越多的关注,尤其是目前最大的独立芯片生产销售商NVIDIA有些如日中天的感觉,但其在应用广度上的通用性仍然有待时间的检验。

途径三,FPGA:它作为半定制的ASIC而出现,既解决了定制电路的不足,又在性能与应用广度上显示出优势,英特尔已经积极布局,推出CPU+FPGA架构,赛灵思池化FPGA近期取得的一些新成果,也使FPGA进入数据中心加速的主角地位。

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