JESD204B

JESD204和JESD204B修订版数据转换器串行接口标准由JEDEC委员会制定,旨在标准化并减少高速数据转换器与FPGA(现场可编程门阵列)等其它器件之间的数据输入/输出数目。更少的互连可简化布局布线,并支持实现更小尺寸的解决方案,同时不影响整体系统性能。这些特性对于克服许多高速ADC应用的系统尺寸和成本限制非常重要,包括无线基础设施(GSM、EDGE、W-CDMA、LTE、CDMA2000、WiMAX、TD-SCDMA)、收发器架构、软件定义无线电、便携式仪器仪表、医疗超声设备、雷达和安全通信等军用/航空应用。

JESD204B协议理解

1.什么是JESD204B
该标准描述的是转换器与其所连接的器件(一般为FPGA和ASIC)之间的数GB级串行数据链路,实质上,具有高速并串转换的作用 。

2.使用JESD204B接口的原因

  • 不用再使用数据接口时钟(时钟嵌入在比特流中,利用恢复时钟技术CDR)
  • 不用担心信道偏移(信道对齐可修复此问题,RX端FIFO缓冲器)
  • 不用再使用大量IO口,布线方便(高速串行解串器实现高吞吐量)
  • 多片IC同步方便
  • 3.JESD204A与JESD204B


    JESD204A

    同步数据转换器阵列的采样时钟

    作者:Kazim Peker和Altug Oz ADI公司

    摘要
    在各种应用中(从通信基础设施到仪器仪表),对系统带宽和分辨率的更高要求促进了将多个数据转换器以阵列形式连接的需求。设计人员必须找到低噪声、高精度解决方案,才能为使用普通JESD204B串行数据转换器接口的大型数据转换器阵列提供时钟和同步。

    时钟生成器件包含抖动衰减功能、内部VCO以及各种输出和很多同步管理功能,现已问世,它能解决这个系统问题。然而,在很多实际应用中,数据转换器阵列所需的大量时钟已经超出了单个IC元件所能提供的极限。设计人员经常试图连接多个时钟生成和时钟分配元件,从而创建丰富的时钟树。

    本文提供一个关于如何构建灵活可编程时钟扩展网络的真实案例,它不仅具有出色的相位噪声/抖动性能,还可将所需的同步信息从时钟树的第一个器件传递至最后一个器件,同时提供确定性控制。

    简介

    作者:Jonathan Harris ADI公司应用工程师

    随着JESD204接口更多地被数据转换器所采用,急需对其性能加以重视,并优化数字接口。重点不应只放在数据转换器的性能上。该标准的最初两个版本,即2006年发布的JESD204和2008年发布的JESD204A,其额定数据速率为3.125 Gbps。最新的版本为2011年发布的JESD204B,列出了3个速度等级,最大数据速率为12.5 Gbps。这三个速度等级遵循三个不同的电气接口规范,由光互连论坛(OIF)定义。OIF-Sx5-01.0针对最高3.125 Gbps的数据速率,详细定义了电气接口规范;CEI-6G-SR和CEI-11G-SR则分别对应最高6.375 Gbps和12.5 Gbps的数据速率,并详细定义了接口规范。高速数据速率需要更为谨慎地从设计与性能方面考虑高速CML驱动器、接收器和互连网络,这些器件构成JESD204B接口的物理层(PHY)。

    抓住JESD204B接口功能的关键问题

    作者:Anthony Desimone,ADI公司应用工程师;Michael Giancioppo,ADI公司应用工程师

    JESD204B是最近批准的JEDEC标准,用于转换器与数字处理器件之间的串行数据接口。它是第三代标准,解决了先前版本的一些缺陷。该接口的优势包括:数据接口路由所需电路板空间更少,建立与保持时序要求更低,以及转换器和逻辑器件的封装更小。多家供应商的新型模拟/数字转换器采用此接口,例如ADI公司的AD9250。

    与现有接口格式和协议相比,JESD204B接口更复杂、更微妙,必须克服一些困难才能实现其优势。像任何其他标准一样, 要使该接口比单倍数据速率或双倍数据速率CMOS/LVDS等常用接口更受欢迎,它必须能无缝地工作。虽然JESD204B标准是由JEDEC制定,但某些特定信息仍需要阐明,或者可能分散于多种参考文献。另外,如果有一个简明的指南能概要说明该标准、工作原理以及如何排除故障,无疑对使用者将极为有帮助。

    视频: JESD204B传输层

    这是ADI公司JESD204B在线研讨会系列的第一部分,将讨论传输层的基本元素,及其在ADI高速ADC、DAC和收发器中的实现方式。

    视频:搭载JESD204B的高速ADC FMC开发板

    这款高速数据采集板含有两个14位、250 MSPS双通道ADC AD9250,支持高速串行JESD204B编码输出,可以显著改善FPGA连接性能。在本例中,我们将其连接到一块Xilinx KC706开发板上。

    选择合适的JESD204B转换器与FPGA配对

    作者:Ian Beavers ,ADI公司(美国北卡罗来纳州格林斯博罗)高速转换器团队的应用工程师

    随着更多的模数转换器(ADC)和数模转换器(DAC)支持最新的JESD204B串行接口标准,出现了FPGA与这些模拟产品的最佳接口方式问题。FPGA供应商多年来一直支持千兆串行/解串(SERDES)收发器。然而在过去,大多数ADC和DAC不能通过这些高速串行接口进行配置,就是说FPGA与转换器无法与任何常用标准接口,利用高串行-解串(SERDES)带宽。

    JESD204B转换器内确定性延迟解密

    作者: Ian Beavers ADI公司特约技术专家

    对于需要一系列同步模数转换器(ADC)的高速信号采样和处理应用,转换器具有去相位偏移和匹配延迟变化的能力至关重要。围绕该特性展开的系统设计极为关键,因为从模拟采样点到处理模块之间的任何延迟失配都会使性能下降。对于交织处理而言,样本对齐同样必需,其中,一个转换器样本超前另一个样本一小部分时钟周期。

    JESD204B第三代高速串行转换器接口的一个重要特性是,它能够确立系统中每个转换器的确定性延迟。正确理解并利用该特性,便可在单系统中针对多个ADC创建同步或交织采样系统。

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