嵌入式开发

介绍与赛灵思FPGA开发有关的嵌入式实时软件、操作系统、中间件、开发平台、工具以及开源资料等。

视频:在 Vivado 中使用 Cadence IES 运行仿真

了解如何在 Vivado 中使用 Cadence Incisive Enterprise (IES) simulator 运行仿真。我们将演示如何编译仿真库、为 IP 或整个项目生成仿真脚本,然后运行仿真。

Zynq-7000学习笔记(五)——制作BOOT.bin文件

PC平台:WINDOWS 10 64位

Xilinx设计开发套件:Xilinx_vivado_sdk_2014.2

参考文档:Linux with HDMI video output on the ZED, ZC702 and ZC706 boards

一、打开SDK,新建一个FSBL项目,按照笔记(四)定义一个新的hardware platform


在explorer可以看到新创建的项目

视频:在 Vivado 中使用 Mentor Questa 进行仿真

了解如何使用 Vivado 设计套件编译仿真库以及如何使用 Mentor Questa 高级仿真器进行设计仿真。

[工具与IP更新]:Vivado HLx 2017.2 下载

Vivado Design Suite HLx Editions 2017.2 现已发布,新版本增加支持 XAZU2EG 和 XAZU3EG 等符合汽车标准的 Zynq UltraScale+ MPSoC 器件,以及XCZU7EG 和 XCZU7CG。该版本还可实现 Kintex UltraScale+ XCKU13P 和 Spartan-7 XC7S50 的生产支持。

重要信息
Vivado Web Installer

使用 Vivado Web Installer 仅下载(单独安装)或下载&安装

仅下载(单独安装): Web Installer 支持下载包含所有器件和工具选项的全图,而无需运行安装程序。使用此选项在网络驱动器上安装全图,或在安装过程中允许不同用户最大灵活性。

网络安装程序会接受您的登录凭证,并允许您选择目录和 OS 以下载全图。

下载并安装: Web Installer 还允许您仅下载您所需要的文件!使用此选项选择和安装您所需要的 Vivado 设计套件版本:

● Vivado HL WebPACK (免费许可证)
● Vivado HL Design 版本
● Vivado HL System 版本
● 文档导航 (单机)

Zynq开发之HLS

HLS简介

HLS(High Level Synthesis)即高层次综合,不同于以往的FPGA逻辑开发,是用HDL编写的,开发周期长、难度大。而HLS可以使用C,C++,SystemC以及OPenCL等编写,通过高层次综合,可以把软件代码转化为硬件描述语言,可以大大加快开发速度,使软件工程师也可以编写硬件语言。

HLS OpenCV简介

OpenCV是开源的图像处理和计算机视觉库,它支持多种操作系统、包含多种计算机语言的接口。HLS opencv是HLS里带有的可综合成HDL的OpenCV库函数,换句话说,由于HDL和C++的特性(例如动态内存分配不可以综合成HDL)并不是所有的OpenCV库函数都可以综合成HDL,当然目前Xilinx提供了较多的HLS OpenCV库函数,可以满足一定的需求,相信以后会越来越多的。

HLS加速模型

HLS加速模型

Vivado FIR IP使用方法

在matlab中使用fdatool设计自己想要的数字滤波器,然后保存文件为.coe文件。

在vivado中调用FIR IP核,在Select Source处,选择COE File。

在Filter Type中可以选择插值,抽取等选项。

Number of Channels 和Number of Paths 分别设置通道数为3和路径数为2(通道之间是时分多路复用,相当于一个帧有3个时隙;路径数相当于并行数据,相当于有两路信号)。Input Sampling Frequency 设置的是单个通道的频率。Clock Frequency 设置的是工作的时钟频率。3个通道对应的信号的输入的频率=3.84*3=11.52MHz。输入一个数据需要的时钟数184.32/11.52=16 。插值倍数为2 ,则输出的频率=11.52*2=23.04MHz 输出一个数据需要的时钟数184.32/23.04=8

Vivado 2017.1模块连接

作者: East FPGA那点事儿

最近xilinx发布了vivado2017.1,不仅仅增加了很多新的KU+ ZU+ VU+器件,还有很多功能很方便,比如通用的模块连接。通常在较大的设计中,工程师都需要很长时间来做顶层的模块连接,这样做需要很大的工作量还容易出错,大的设计顶层连接通常上千行代码。现在vivado支持BD文件的方式来完成顶层模块连接:

A.在设计文件中添加module,如PWM_controller:

基于Vivado调用ROM IP core设计DDS

DDS直接数字式频率合成器(Direct Digital Synthesizer)

下面是使用MATLAB生成正弦波、三角波、方波的代码,直接使用即可。
t=0:2*pi/2^12:2*pi
y=0.5*sin(t)+0.5;
r=ceil(y*(2^8-1)); %将小数转换为整数,ceil是向上取整。
fid = fopen('sin.coe','w'); %写到sin.coe文件,用来初始化sin_rom
fprintf(fid,'MEMORY_INITIALIZATION_RADIX=10;\n');
fprintf(fid,'MEMORY_INITIALIZATION_VECTOR=\n');
for i = 1:1:2^12
fprintf(fid,'%d',r(i));
if i==2^12
fprintf(fid,';');
else
fprintf(fid,',');
end
if i%15==0
fprintf(fid,'\n');
end
end
fclose(fid);
t=1:1:2^12;
y=(t<=2047);
r=ceil(y*(2^8-1));
fid = fopen('square.coe','w'); %写到square.coe,用来初始化rom_square

Vivado中各个文件的含义

在Xilinx ISE中不同的操作都有不同的文件类型对应,例如综合、布局、布线、生成比特流等都会产生特定格式的文件,在vivado中也是一样,只不过在vivado中,文件的格式相比于ISE中更加同一。

1,.dcp文件,在ise中每个过程都会产生特定格式的文件,例如.ncd, .pcf, .ngd等等,但是在vivado中,不论是综合还是布局布线都只会产生一种格式的文件,即.dcp文件,每个阶段的.dcp文件都是下一阶段的输入文件,.dcp文件实际上包含了对应阶段处理的信息,用vivado可以直接打开,File->Open Checkpoint.

.dcp文件主要包括Physical Constraints, Device Constraints, Netlists以及device的信息,如下图所示:

从这可以看出其实.dcp文件就是ise中的网表文件和约束文件的集合,只不过在vivado中被集合在了一个文件里。

视频:Vivado Design Suite 2017.1 的全新功能

此视频重点演示了全新 Vivado Design Suite 2017.1版本的增强功能,包括操作系统和设备支持、新外观、以及部分重配置广泛可用性等。

同步内容