嵌入式开发

介绍与赛灵思FPGA开发有关的嵌入式实时软件、操作系统、中间件、开发平台、工具以及开源资料等。

Zynq-7000 SoC、DDR — LPDDR2 动态时钟停止重启太快

描述
在没有内存事务处理执行以及如果接收到内存请求重启时钟时,用户可通过编程 LPDDR2 控制器来停止 DRAM 时钟。

当事务处理队列为空时,该控制器会适当停止时钟,但在时钟重启时,控制器会迅速发布 DRAM 事务处理。它无法识别 tXP 时序参数值。

要么不使用 LPDDR2 时钟停止特性,要么提供软件确保只有在没有 DRAM 活动时才完成时钟停止的启用/禁用。


解决方案
影响: 其它信息,请查看解决办法的详细信息。
规避措施: 不使用时钟停止特性,也可以 
在 DRAM 处于非工作状态时,手动编程停止时钟特性
配置

【PPT下载】Vivado专家系列:高速时序收敛的技巧

赛灵思“Vivado专家系列”研讨会将由来自赛灵思Vivado开发者及资深技术支持团队成员为您带来包括技术分享、设计方法学、设计技巧等内容,以帮助用户快速提高其基于FPGA 的设计效率。此次研讨会为该系列的第一期,旨在深入剖析Vivado高速时序收敛技术。另外我们还将总结高速设计面临的挑战,介绍设计分析、设计向导以及设计复杂性和拥塞的分析方法。

本视频重点介绍了 Vivado 设计套件 2018.1 版本中的新增功能,包括对操作系统以及器件的支持情况,还有高层次增强功能,以及各种功能改进以加速设计集成、实现和验证的过程。

STA和SDF之间的时序不匹配

有时候静态时序分析(STA)的结果会与时序反标文件(SDF)出现不匹配的地方,而它们同样都是Vivado生成的。

以下内容列出了为什么会存在这种差异,以及如何解释STA运行结果和SDF之间的差异。

1. 首先要确认的是这些时序结果是在相同的状态下比较的。

例如,STA是在综合后运行的,那我们与之比较的SDF结果也应该是综合后的,而不是布线后的。

大部分的vivado用户也都很清楚这一点,在做比较的时候一定要保持设计所处的状态是一致的。

这里提到这一点是为了文章内容的完整性。

2. 确认使用了相同的timing corner

SDF文件一般是在slow corner下生成的,而STA可能是在不同的 corner下生成的,(比如:fast corner)。vivado可以做不同corner的时序分析,然后呈现出相应条件下最糟糕的结果。

查看附件文件STA.txt和dummy_synth_time.sdf

定位到IBUF的时序路径,STA文件显示这个路径延迟为293ps,而SDF文件显示这个路径延迟信息为600.5:725.7: 725.7

在STA文件的头部,你可以看到路径类型,在Fast Process Corner…..

Xilinx Vivado 设计套件支持符合 IEEE-1735-2014 版 2 标准的加密。IP 加密覆盖从 HDL(SystemVerilog、Verilog、VHDL)设计入口到媒体流生成的整个流程。IP 管理员可通过描述工具与 IP 的交互方式管理其 IP 的访问权限。

【视频】:在 Vivado 中通过 PCIe 调试的好处

本视频将向您介绍在 Vivado 设计套件中通过 PCIe 进行远程调试的好处。视频详细解释了在所有的硬件组件及软件组件,以及将 XVC (Xilinx Virtual Cable) 功能添加到 PCIe 设计所需要的步骤。

Vivado设计套件用户指南——创建和打包自定义IP

使用Vivado®IP打包器流程可为您提供一致的体验Xilinx®IP,第三方IP或客户开发的IP。

作者: Sleibso,编译:蒙面侠客

背景:
在数据获取,机器视觉,数字信号交互,软件定义无线电,视频输出,多通道I/O,传感器和机器人等的应用场景中难免少不了信号的采集和传输,然而面对不同类型的端口协议需要单独去做相应的接口连接板?答案是否定的,今天小编就带领各位看一个能够支持SYZYGY标准的多功能板—Brain-1。

Opal Kelly新发布的SYZYGY Brain-1,如图.1所示,是基于Xilinx Zynq Z-7012 SoC的一款产品,板卡包括:
1. 1Gbyte 的DDR3 SDRAM;
2. 三个SYZYGY的标准接口;
3. 一个SYZYGY的收发器接口;
4. 一个USB Type-C OTG接口;
5. 一个吉比特以太网接口;
6. 一个SD卡插槽;
7. 支持JTAG接口调试。

一个标准的SYZYGY连接器提供8个差分对信号(或者16个单端信号),加上另外的12个单端阻抗控制信号。收发器SYZYGY连接器支持四组吉兆级别的收发器连接,还能附加18个的单端信号。SYZYGY的设计规格和Brain-1板卡很显然是依靠了Zynq Z-7012 SoC的优异的可编程的联通性和高速度的SerDes端口。

Vivado HLS嵌入式实时图像处理系统的构建与实现

作者:张艳辉,郭洺宇,何 宾

摘 要: 传统的基于CPU、GPU和DSP的处理平台难以满足图像实时处理的要求,而FPGA在并行图像处理上有着独一无二的优势,在性能和成本之间提供更加灵活的选择。通过Xilinx最新的Vivado HLS工具,设计实现了可变参数的拉普拉斯算子图像滤波算法,并且在ZYNQ-7000 SoC上构建了可视化的实时嵌入式图像处理系统。实验结果表明,系统可以实现不同的图像处理算法,很好地满足了图像处理的实时性、高性能、低成本要求,对未来高性能图像处理系统的设计和实现提供了很好的借鉴。

0 引言

作者:Sleibso,编译:Stark ‎

软件定义无线电(Software Defined Radio, SDR)是一种现代无线电广播通信技术,它采用软件定义的无线通信协议而非“纯硬件电路”实现各种通信和信号采集功能,这种方式打破了有史以来设备的通信功能的实现只能依赖于硬件发展的格局。与模拟电路相比数字电路具有更多的优势,能够提供更好的性能比如灵敏度、动态范围、处理速度和精确度等,现在半导体的发展已经突破了摩尔定律,更多性能强大的半导体器件涌现,我们只需要相对较少的操作就可以实现非常精确的数字信号采集和处理。

Panoradio是一款基于Zedboard和AD9467 ADC器件的SDR设备,具有最大250MHz的采样带宽,0—100MHZ还支持信号直接采样接收,该设备移植了Linux嵌入式操作系统,提供了全面的解调软件事例。此外Panoradio是一项开源工程,相关设计资料提供下载(下载地址)。

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