Virtex-6

Virtex®-6 FPGA 系列是赛灵思目标设计平台的高性能芯片基础。新系列产品的功耗和成本分别比上一代产品低50%和20%,具有适当的可编程性、集成式 DSP 模块、存储器和连接功能支持 - 包括高速收发器功能,能够满足对更高带宽和更高性能的不断渴求。

卷积神经网络的FPGA并行加速方案设计

作者:方睿,刘加贺,薛志辉,杨广文 清华大学计算机科学与技术系

摘要:根据卷积神经网络的特点,提出了深度流水的FPGA加速方案,设计了卷积层的通用卷积电路。该卷积电路可以在一个时钟周期内获得一个计算结果。理论上,该方案对于MNIST 数据集,在28×28 个时钟周期内可以获得一幅图片的运算结果。针对网络训练过程的前向传播阶段,在网络结构和数据集相同的情况下,对GPU,FPGA,CPU进行了在计算效率和能耗之间的比较。其中在计算效率方面,50 MHz 频率的FPGA就可以相较于GPU实现近5 倍的加速,相较于12 核的CPU实现8 倍的加速。而在功耗方面,该FPGA的实现方案只有GPU版本的26.7%。

1 引言

基于SRIO的FPGA间数据交互系统设计与应用

作者:张德民,李 明,李 杨,邱智慧 重庆邮电大学移动通信技术重庆市重点实验室

摘要:基于时分长期演进(timedivision- longtermevolution,TD-LTE)射频一致性测试系统中数据交互的分析研究,为了很好地满足现场可编程门阵列(fieldprogrammablegatearray,FPGA)间的大容量数据交互,设计了一种高速的嵌入式技术串行高速输入输出口(serialrapidIO, SRIO),实现2块FPGA芯片间的互连,保证在TD-LTE系统中上行和下行数据处理的独立性和交互的便捷。基于Xilinx公司的Virtex-6系列XC6VLX475T芯片,给出了SRIO接口的整体性设计方案,经过ModelSim软件仿真,确定适合项目需要的数据交互的格式类型和事务类型,对接口代码进行综合、板级验证、联机调试等,在ChipScope软件上对比分析数据传输的正确性,通过测试模块统计比较发送和接收信号的误比特率, 确定了SRIO接口在高速数据传输的稳定性和可靠性,成功验证了SRIO接口在FPGA之间数据的互连互通,并将该方案作为一种新的总线技术应用于TD-LTE射频一致性测试仪系统开发中。

基于FPGA的DDR3用户接口设计

作者:潘一飞,余海 (南京理工大学 电子工程与光电技术学院)

摘要:本文详细介绍了在Xilinx Virtex-6系列FPGA中使用MIG3.7 IP核实现高速率DDR3芯片控制的设计思想和设计方案。针对高速实时数字信号处理中大容量采样数据通过DDR3存储和读取的应用背景,设计和实现了适用于该背景的控制状态机,并对控制时序作了详尽的分析。系统测试结果表明,该设计满足大容量数据的高速率存储和读取要求。

一、引言
随着软件无线电[1]思想的提出和FPGA技术[2]的不断发展,高速实时数字信号处理[3]已经成为FPGA的一个重要课题,高速的采样频率带来的是大容量的存储数据。在存储芯片领域,DDR3以较低的功耗,较快的存储速度,较高的存储容量和较低的价格迅速占领市场;同时在绘制PCB板图时,DDR2对信号完整性[4]的要求比较高,在很多地方都要求T型连接;而DDR3引入了write leveling的模块[5],专门用于各个模块间时钟的对齐,因此可以采用菊花链的连接方式,大大方便了PCB互联设计[6]。因此,在FPGA中使用DDR3进行大容量数据的存储是一种趋势。

RF-DAC多频带发射器线性评估

贝尔实验室的研究人员展示了如何利用赛灵思FPGA、IP 核和MATLAB 为RFDAC 的快速评估创建一个灵活平台。

Lei Guan 技术人员 Alcatel Lucent Ireland公司贝尔实验室 lei.guan@alcatel-lucent.com

无线通信行业已经进入了一个全新的一体化时代;每个网络运营商都在寻求更紧凑、多频带基础架构解决方案。新兴射频类数据转换器—— RF DAC 和RF ADC —— 在架构上使创建紧凑的多频带收发器成为可能。但这些新兴器件固有的非线性将成为这一发展趋势的绊脚石。

例如,频域中射频器件的非线性包括带内和带外两种情况。带内非线性是指TX 频带内不需要的频率成分(frequency term),而带外非线性则是指TX 频带外不需要的频率成分。

RF-DAC多频段发射机的线性评估

由爱尔兰Alcatel Lucent公司贝尔实验室技术人员Lei Guan撰写

(节选自Xcell Journal最新期刊)

新兴的射频数据转换器——即RF DAC和RF ADC,就架构意义而言,使小型多频段收发器的创建变成了一种可能。但这些新设备固有的非线性却是绊脚石。例如,RF设备的非线性在频域有两面:带内和带外。带内非线性指的是TX带内不必要的频率,而带外非线性则指的是TX带外的寄生频率。

在爱尔兰贝尔实验室,我们创建了一个灵活的软硬件平台,用以对下一代无线系统的潜力股RF DAC进行快速评估。这个研发项目有三大关键元素:高性能的Xilinx FPGA,Xilinx知识产权IP及MATLAB。我们在试图尽量少使用FPGA资源的同时,又尽可能保持系统的灵活性。以下为系统框图:

成像声纳中多波束形成的FPGA工程实现

摘要:本文提出了一种计算方法简单、计算量小、所需存储量小的近场聚焦多波束形成的高速FPGA实现方法,用于成像声纳中高精度、高覆盖、高波束数的多波束形成。本方法基于180阵元均匀半圆阵,通过阵元等效弦的转动,仅采用6组加权系数矢量即可在90°范围内产生540个波束,使存储量降低了两个数量级,从而有效降低对硬件存储资源的要求。该系统工作在270MHz,通过乒乓操作实现数据不间断的输入输出,从而提高速度;通过多通道多系数复用乘法器和流水并行技术,仅采用24个乘法器完成了540个波束的实时产生,实现了8190倍复用。与传统并行处理架构相比,该方法提高了系统稳定性和速度,并大大节约了FPGA硬件资源。

引言
由于成像系统具有通道数多、数据量大、计算复杂、实时成像的特点[1][2],因此要求处理器在保证声纳的灵敏度的前提下具有高速、高精度、大存储量和实时处理的能力[3]。与其他CPU、DSP处理器相比,FPGA具有无法比拟的系统级的用户可编程特性以及强大的并行计算能力,适用于高速、高密度的高端数字逻辑电路设计。此外,FPGA具有非常高性能的I/O带宽。大量的I/O引脚和多块存储器可让系统在设计中获得优越的并行处理性能,适用于具有180通道信号输入的成像声纳系统。利用FPGA可以实现成像声纳的实时信号处理[4-6]。

使用赛灵思FPGA实现高效并行实时上采样

By William D. Richard, Associate Professor, Washington University, St. Louis

许多信号处理应用都需要上采样。从概念上来讲,最简单的方法是,对一组向量数据进行M倍上采样可以将该向量数据的离散傅里叶变换(DFT)进行补零处理,插入实际频率分量的(M-1)倍个零后再将补零的向量数据变换回时域。这种方法的计算代价较高,在FPGA中实现时效率也不高。这里提出了一种高效、并行的实时上采样电路,每个ADC时钟生成M个上采样值,其中M是所期望的上采样因子。我们在赛灵思公司的Virtex-6 XC6VLX75T FPGA上实现了一个M为4的上采样,以作为这种通用技术的一个示例。

我们的并行上采样技术基于称为“加窗Sinc插值”的概念,有一些优秀文献对其作了详细描述。为便于说明,考虑图1示例子中的16 MHz模拟信号。

图1——用于说明该上采样过程的16-MHz信号示例

作者:Patrick Murphy,Mango Communications公司总裁;Clayton Shepard,莱斯大学研究生;Lin Zhong,莱斯大学副教授;Chris Dick,赛灵思DSP首席科学家;Ashutosh Sabharwal,莱斯大学教授

多用户MIMO(MU-MIMO)是一种无线通讯技术,利用多个天线基础设施节点,基站和接入点,同时为很多客户服务。多用户MIMO是即将到来的无线标准不可或缺的一部分,期望能够大大改善网络繁忙的现状。随着无线系统的更新换代,基站的天线数量急剧增加,最终导致“大规模MIMO”系统。

作者:林威志

4G无线通信涵盖的频段众多,且须向后兼容3G/2G技术,造成网络设备与终端用户装置极大的设计挑战,因此相关产品开发商已开始利用软件定义无线电(SDR)技术简化硬件配置,并提高支持各种无线电频段的弹性,以加快多频多模产品开发时程。

由于行动装置的普及,终端消费者往往身上同时配备多台行动装置,而这些也都成为现代人必备的生活必需品。这些装置的增加,亦造就用户对于通讯流量的需求不断的往大流量与大带宽增加,因而无线网络通讯也就由2G延续到3G,再往今日的4G延伸,而未来的5G规画也在各国间展开。

经由如此的脉络轨迹,可以发现面对不同的网络速度需求,提供服务的网络设备亦须不断的发展及更新,且最近几年的数据需求量爆炸性的成长,亦使设备开发工程师面临时程紧缩的压力。另一方面,对于提供通讯服务的营运商来说,快速的网络基础建置速度等同于大量的使用者加入,亦等同于良好的使用者经验及利润。

作者:William D. Richard
圣路易斯华盛顿大学副教授
wdr@wustl.edu

本文介绍一种使用Virtex-6器件和免费WebPACK工具实现实时四倍上采样的方法。
许多信号处理应用都需要进行上采样。从概念上讲,对数据向量进行M倍上采样的最简单方法是用实际频率分量数的(M-1)倍个零填充数据向量的离散傅里叶变换(DFT)[1],然后将零填充向量转换回时域[1,2]。但这种方法计算量很大,因此不能在FPGA内部高效实现。在本文介绍的高效并行实时上采样电路中,每个ADC时钟可产生M个上采样值,其中M是所需的上采样倍数。在我们赛灵思的Virtex®-6 XC6VLX75T FPGA实现方案中,上采样倍数M为4,可以作为较普遍方法的一个实例。

我们并行上采样方法的总体概念源于某些作者所称的“窗口SINC插值”,这种方法在文献资料[3,4]中有一些非常精彩的专文介绍。文章更多内容

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