Virtex-6

Virtex®-6 FPGA 系列是赛灵思目标设计平台的高性能芯片基础。新系列产品的功耗和成本分别比上一代产品低50%和20%,具有适当的可编程性、集成式 DSP 模块、存储器和连接功能支持 - 包括高速收发器功能,能够满足对更高带宽和更高性能的不断渴求。

摘 要:在高性能雷达信号处理机研制中,高速串行总线正逐步取代并行总线。业界广泛使用的Xilinx公司Virtex-6系列FPGA支持多种高速串行通信协议,本文针对其中较为常用的Aurora 8B/10B和PCI Express 2.0,Serial RapidIO 2.0三种协议进行了测试及对比分析。首先搭建了基于Virtex-6 FPGA的高速串行协议测试平台;然后设计并分别实现了三种协议的高速数据通信,测算了协议的实际传输速率;最后结合测试结果,从协议层次结构、链路数目、链路线速率、数据传输方式、协议开销、拓扑结构、设备寻址方式、应用领域等方面对三种协议进行了比较。本文研究工作可为三种协议的选用、测试和工程实现提供参考。

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

这篇文章是Richard Wilson 发表在ElectronicsWeekly.com 网站的,主要是讨论NI的最新季度财报,里面有这么一句话:

“两个增长速度最快的产品线分别是两年前启动的矢量信号收发器和一年前启动的VirtualBench测试平台”。

NI的矢量收发器是基于赛灵思的Virtex-6 系列FPGA芯片设计的并且据说是NI推出的产品中迄今为止最成功的一款。而NI的VirtualBench测试平台是基于赛灵思的Zynq系列SoC。

TD-LTE系统Reed-Muller译码的仿真及FPGA实现

摘要:主要基于FPGA 实现TDR-LTE 系统中的ReedR-Muller 译码,包括Reed-Muller 译码的介绍、方案的构成、FPGA 实现流程、以及实现结果分析。并在VirtexR-6 芯片上,进行了仿真、综合、板级验证。实现结果表明,该ReedR-Muller 译码算法应用到TDR-LTE 射频一致性测试仪表中具有良好的高效性和可靠性。

LTE 系统将最大系统带宽从5 MHz 扩展到20 MHz。能够在20 MHz 带宽内实现50 Mbit /s 上行瞬间峰值速率和100 Mbit /s 下行瞬间峰值速率,在上行共享信道中,对控制信息CQI,ACK 的信道编码方面采用Reed - Muller 编码和咬尾卷积编码[1]。

本周eesof和高速数字转换器团队联合宣布,M9703A AXIe 12位高速数字转换器/宽带数字接收器的现场可编程门阵列将可在SystemVue电子设计自动化(EDA)环境中使用。

安捷伦科技(NYSE: A)今天宣布,M9703A AXIe 12位高速数字转换器/宽带数字接收器现场可编程门阵列(FPGA)的自定义算法开发功能将可在SystemVue电子设计自动化(EDA)环境中使用。M9703A拥有先进的多通道能力,是雷达、卫星、电子战和先进无线大规模MIMO 5G研究的早期系统原型与测试系统的最佳之选。

NI PXIe-5644R矢量信号收发器硬件架构

随着NI PXIe-5644R向量信号收发器(VST)的诞生,NI通过将用户可编程FPGA的灵活性引入RF仪器中,重塑了仪器的概念。

1. 高性能与革命性的设计
NI PXIe-5644R VST在用于现场可编程门阵列(FPGA)中,将矢量信号分析仪(VSA)和矢量信号发生器(VSG)中典型的RF I/O功能与NI或用户定义用于实现信号处理和控制的功能结合在一起。RF输入和RF输出包含独立的本地振荡器(LO)、65 MHz至6 GHz的频率范围以及高达80 MHz的瞬时带宽。NI PXIe-5644R属于单个3槽PXI Express模块(见图1)。通过在单个PXI Express机箱中使用多个VST模块可以创建多输入多输出(MIMO)配置。

基于FPGA的DDR3 SDRAM控制器设计及实现

摘 要 :DDR3 SDRAM 是第二代双倍数据传输速率同步动态随机存储器, 以其大容量、 高速率和良好的兼容性得到了广泛应用。 文中介绍了 DDR3 的特点和操作原理, 以及利用 MIG 软件工具在 Virtex - 6 系列 FPGA 中实现 DDR3 SDRAM控制器的设计方法, 并进行硬件测试。 验证了 DDS3 控制器的可行性, 其工作稳定、 占用资源少、 可植性强等。

DDR3 SDRAM 是从 DDR、 DDR2 发展而来的一种高 速同步动态随机访问存储器。 由于 DDR3 SDRAM 可以 在脉冲的上升和下降沿都传输数据, 因此传输数据的等 效频率是工作频率的两倍。 与 DDR2 相比, DDR3 主要 有以下优势: ( 1) DDR3 采用 8- bit 预取技术, 解决了 外部数据传输率与核心频率之间的矛盾, 保证了数据 传输率的持续增长, 同时增加了带宽。 ( 2) DDR3 的核 心电压为 1.5 V, 增加异步重置与 ZQ 校准功能, 功耗 比 DDR2 降低了 25% 。 ( 3) DDR3 存储器模块的地址、 命令、 控制信号和时钟采用了“ fly - by” 的拓扑结构, 大幅减轻了地址 / 命令 / 控制与数据总线的负载, 提高 了信号的完整性[ 2] 。本文介绍了 DDR3 的特点和操作原理, 利用 MIG 软 件工具在 Virtex - 6 系列 FPGA 中实现 DDR3 SDRAM 控 制器的设计, 并给出了硬件测试的结果。

作者:Steve Leibson, 赛灵思战略营销与业务规划总监

一旦你开始看超级慢动作视频,你就会觉得它有一种很明显的无与伦比的美。上周我和超慢动作专家劳伦特Renard(i-movix的创始人以及首席执行官)在NAB 2014一起度过几分钟。他的公司刚刚推出了4 k的X10 UHD 慢动作的系统,它适用于视觉研究幻影 Flex4K摄影机。i-movix X10 UHD是第一个同时支持持续超级慢动作和超慢动作 4 k超运动系统,它的帧速率可达1000 FPS。

Nutaq 的 TitanMIMO Massive MIMO testbed 解决了 RF 到基带的处理瓶颈问题,能为统一的基带处理引擎提供整个 100x100 宽带通道整合功能,并能扩展到 8 个 Virtex-6 FPGA乃至更多的集群。它配备软件定义可调节无线电,能升级到支持 5G 和毫米波。了解更多 »

基于FPGA的DDR3 SDRAM控制器设计及实现

DDR3 SDRAM是第二代双倍数据传输速率同步动态随机存储器, 以其大容量、高速率和良好的兼容性得到 了广泛应用。 文中介绍了DDR3的特点和操作原理, 以及利用 MIG 软件工具在 Virtex-6列 FPGA中实现 DDR3 SDRAM控制器的设计方法,并进行硬件测试。验证了DDR3 控制器的可行性,其工作稳定, 占用资源少,可植性强等。

DDR3 SDRAM 是从 DDR、 DDR2 发展而来的一种高 速同步动态随机访问存储器。 由于DDR3 SDRAM 可以 在脉冲的上升和下降沿都传输数据, 因此传输数据的等 效频率是工作频率的两倍。 与 DDR2 相比, DDR3 主要 有以下优势: (1) DDR3采用8-bit预取技术, 解决了 外部数据传输率与核心频率之间的矛盾, 保证了数据 传输率的持续增长, 同时增加了带宽。 (2) DDR3 的核 心电压为 1.5V, 增加异步重置与 ZQ校准功能, 功耗 比DDR2降低了25% 。(3)DDR3存储器模块的地址、 命令、 控制信号和时钟采用了 “ fly-by” 的拓扑结构, 大幅减轻了地址/命令/控制与数据总线的负载, 提高 了信号的完整性[2]。

本文介绍了DDR3的特点和操作原理, 利用 MIG 软 件工具在 Virtex-6系列FPGA 中实现DDR3 SDRAM控制器的设计,并给出了硬件测试的结果。

摘要:本设计在基于Xilinx Virtex-6 FPGA内嵌PCI Express Core的基础上,实现了由PCI Express板卡主动发起的DMA读写,可完成PC和PCI Express板卡之间数据的高速传输。该设计已经在Xilinx评估板ML605上完成调试验证,DMA写内存速度稳定可达1 520 MB/s,满足了高速存储系统的要求。

随着相控阵雷达、超宽带雷达、数字阵列雷达相继地出现,雷达的回波数据量在不断地增加,因此对高速采集和大容量数据传输提出了越来越高的要求。早期基于PCI总线的高速数据采集系统在带宽、流量控制和数据传送质量上存在一定缺陷,在某种程度上并不能完全适应高速大容量数据存储的要求。相比较而言,PCI Expres总线具有鲜明的技术优势,不仅完全兼容PCI总线,而且全面解决了PCI总线所面临的带宽、流量控制和数据传送质量方面问题,由于使用高速差分总线,时钟频率可以达到较高水平,其总线带宽较PCI总线也有大幅度提升,目前X16的PCI Express峰值带宽可以达到80 GT/s。PCI Express技术的逐步成熟,为高速数据数据传输提供了较好的解决方案。

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