Virtex UltraScale

业界领先的 Xilinx 58G PAM4 技术演示

为帮助推进新一轮以太网部署,Xilinx 将 58Gb/s 收发器集成于其 16nm FinFET+ Virtex UltraScale+ FPGA 系列。全新收发器架构具有以下优势:

  • 以 50G+ 线路速率突破数据传输的物理极限
  • 采用新一代均衡技术,最大程度减少通道损耗
  • 支持芯片间、模块、直接附加线缆以及背板通信
  • PAM4 调制是大势所趋

    PAM4(或 4 级脉冲幅度调制)被公认为是目前实现新一代线路速率的可扩展性最高的多级信号协议,而且 Xilinx 正在通过光学互联网论坛 (OIF) 及电气电子工程师协会 (IEEE) 帮助推动 58G PAM4 标准化工作的发展。

    为实现新一代以太网铺平了道路

    云计算、工业物联网以及软件定义网络应用等都将继续加速和推动对无限带宽需求的发展。最新收发器架构将帮助各大厂商:

  • 在现有基础架构上让带宽翻番
  • 扩展 50G、100G、400G 端口以及太比特接口
  • 评估用于开发其新一代解决方案的技术
  • 新一代标准化线路速率是满足这些不断提高的带宽需求的关键

    Xilinx推出Virtex UltraScale+ HBM FPGA!

    作者:Steve Leibson,编译:stark

    早在2016年Xilinx就提出了开发Virtex UltraScale+ HBM FPGA器件,在上周举办的硅谷大会上Xilinx首次亮相了Virtex UltraScale+ HBM XCVU37P FPGA器件,Xilinx已经对其进行了测试,支持全速460Gbytes/sec的带宽通信,此外它的资源也是相当的丰富:

  • 2852K 系统逻辑单元
  • 9Mbits BRAM资源
  • 270Mbits 的UltraRAM资源
  • 9024 DSP48E2 slices
  • 集成8GB HBM DRAM
  • 96个32.75Gbps GTY SerDes 收发器
  • 图1:Xilinx推出的Virtex UltraScale+ HBM系列FPGA

    2017 年 10 月, 费城儿童医院 (CHOP) 与 Edico Genome 通过在 1000 个亚马逊 EC2 F1 实例上使用 Edico Genome 公司的 DRAGEN 加速器管线,共同在快速处理人类全基因组方面于创造了全新的科学界标准。

    CHOP 使用 DRAGEN 加速器管线在短短 2 小时 25 分钟内即处理了 1,000 个儿童全基因组。这一成就被吉尼斯世界纪录认定为在最短时间内创下了分析 1000 个人类基因组的世界纪录。该项吉尼斯世界纪录获得了现场评判员的官方认可,并将在同行评审的期刊上发表结果。

    该演示使用了 CHOP 专项重点项目中心(即应用基因组中心 (CAG))收录的 1000 例儿童患者的全基因组。匿名基因样本的选择不仅反映了整个生物样本库的组成,而且也代表了最常见的复合基因紊乱症和罕见的单基因疾病。将从亚马逊 S3 Bucket 中的 FASTQ 文件迁移至 EC2 F1.2xlarge 实例,可采用赛灵思 Virtex UltraScale+ 现场可编程门阵列 (FPGA)。DRAGEN 加速器管线功能包括映射、对齐、整理、复制标记以及单倍体调用(haplotype variant calling)等,当将变体调用格式 (VCF) 文件交付回安全的亚马逊 S3 Bucket 时,该过程结束。

    打脸GPU运算优势 FPGA/SoC自诩真未来平台

    作者:Cathal Murphy/Yao Fu;来源:新通讯 2018 年 3 月号 205 期《 技术前瞻 》

    为了满足不断攀升的数据处理需求,未来的系统需在运算能力上进行改善。传统解决方案(如x86处理器)再也无法以高效率、低成本的方式提供所需运算带宽,因此系统设计人员须寻找新的运算平台。

    越来越多系统设计人员将现场可编程门阵列(FPGA)和绘图处理器(GPU)视为能够满足未来需求的运算平台。本文将分析未来GPU、FPGA和系统单芯片(SoC)组件,能为新时代提供哪些必要的运算效率和弹性。

    云端数据中心和自动驾驶汽车等未来系统,需在运算能力上进行改善,以支持不断增加的工作负载,以及不断演进的底层算法[1]。例如,大数据分析、机器学习、视觉处理、基因体学以及先进驾驶辅助系统(ADAS)的传感器融合工作负载都超出现有系统(如x86系统)所能提供的效率与成本效益。

    系统架构师正在寻找能满足需求的新运算平台,且该平台需要有足够的弹性,以便整合至现有架构中,并支持各种工作负载及不断演进的算法。此外,许多这类系统还须提供确定性低延迟效能,以支持如自动驾驶汽车在实时系统上所需的快速反应时间。

    公司演示了FPGA业界首项计划在 7nm 产品应用的112G PAM4 收发器技术,并宣布 Virtex UltraScale+ 系列新增 58G PAM4 FPGA 产品

    赛灵思公司(Xilinx, Inc.,(NASDAQ:XLNX)),今天宣布在 2018 年美国光纤通讯展览会及研讨会(OFC 2018)上展示了其在光纤网络上的技术领先优势。公司通过FPGA 行业突破性的 112G PAM4 光纤网络电气信号传输技术的首次演示,以及 16nm Virtex® UltraScale+™ 系列新增带有 58G PAM4 收发器器件系列的宣布,让与会者一睹了未来网络技术的风采。

    云服务和5G 的推出驱动数据流量大幅增长,这为满足网络中迅速增长的带宽需求带来了挑战。要想以高性价比满足带宽需求,路由器和交换机的线路卡端口密度、光学标准的演进发展以及光学网络带宽升级都是面临的主要约束。向58G和112G收发器的过渡,是在相同的现有空间上实现400G和800G+数据速率的重要一步。

    112G PAM4技术演示—赛灵思定义新一代产品性能

    了解 Xilinx 如何将 58Gb/s PAM4 收发器集成在 16nm Virtex UltraScale+ 产品组合中。这些最新器件基于业界领先的高端 FPGA,可在现有基础架构上为数据中心互联、5G 基础架构及网络、以及测量测试应用提供两倍的带宽,从而可为新一代基架、光产品及高性能互连实现无缝迁移。

    高速FPGA设计方案调试利器:EXOSTIV Probe

    作者:Steve Leibson,编译:stark

    相信每一个电子工程师在项目开发的过程中都不可避免的要进行方案的调试,除了模拟调试我们还必须进行真机调试才能确保功能的正常,通常我们采用的调试方法分为两种:第一种是使用硬件逻辑分析仪,第二种是采用嵌入逻辑分析IP,通过JTAG连接开发IDE进行调试,但是随着FPGA设计越来越复杂,速度越来越快,这两种方案显得越来越捉襟见肘,逻辑分析仪会占用太多的FPGA I/O接口,嵌入式逻辑分析IP又会消耗宝贵的FPGA逻辑资源,因此Exostiv Labs公司推出了新型的调试工具EXOSTIV Probe。

    图1:传统FPGA调试方案:硬件逻辑分析仪和嵌入式逻辑分析IP

    图1:传统FPGA调试方案:硬件逻辑分析仪和嵌入式逻辑分析IP

    是想要充分利用 Virtex® UltraScale+™ FPGA 高级功能的数据中心应用开发人员的理想选择。这款 PCIe® 开发板可在云端访问,也可通过框架、库、驱动程序和开发工具进行内部访问,从而可通过 Xilinx SDAccel™ 开发环境使用 OpenCL™、C、C++ 和 RTL 轻松进行应用编程。

    主要性能和优势

  • 可重新编程的专用硬件适应于计算密集型应用,专门针对实况视频转码、数据分析、基因组学以及机器学习的快速增长市场
  • 符合双插槽 PCIe 3/4 长全高外形标准
  • 可采用支持达 225W 的电路板通过服务器 CPU 实现 10 至 100 倍的性能加速
  • 定制电路板支持的 SDAccel 平台参考设计
  • 采用 SDAccel 开发环境,支持 OpenCL、C、C++ 和 RTL
  • VU9P Virtex UltraScale+ FPGA
  • 21 个 TOP(8 位整数精度)
  • 346Mb 的片上内存
  • 64GB 的板载 DDR4 DIMM 内存
  • 作者:Sleibso,编译:蒙面侠客

    高频交易,这个名词可能对你并不陌生,它是指那些人们无法利用的,极为短暂的市场变化中寻求获利的自动化程序交易,高频交易瞬息万变,而决胜的关键就在于快。今天小编就给大家介绍一款Aldec最新的专门用于高频交易的PCIe卡,由小编前面的介绍,大家一定也只知道这款卡的主打性能就是速度快,没错,这也就不难理解为什么Aldec的新型的面向高频交易的HES-HPC-HET-XCVU9P PCIe卡采用Xilinx Virtex UltraScale + VU9P FPGA 的结构。

    【视频】基于 Xilinx FPGA 的加速板演示

    在 2017 超算大会上,Bittware 公司向大家展示了其基于赛灵思 Virtex UltraScale+ VU9P FPGA 的板上加速技术,其中还包括了与 AWS F1 实例当中相同的功能集。

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