赛灵思 Versal™ 自适应计算加速平台 (ACAP) 设计方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。鉴于这些设计的规模与复杂性，因此必须通过执行特定步骤与设计任务才能确保设计每个阶段都能成功完成。
本指南将分为以下五大章节，遵循指南里的步骤和最佳实践进行操作，将有助于您以尽可能最快且最高效的方式实现期望设计目标。
1. 仿真流程
为了应对仿真范围、仿真抽象和仿真目的等方面的不同需求，赛灵思为 Versal ACAP 设计的各组件提供了专用的流程，包括 AI 引擎、PS 和 PL。此外，赛灵思还支持对由 PL、PS 和（可选）AI 引擎组件组成的完整系统进行协同仿真。
具体章节提供了有关每个仿真流程的范围和目的的详细信息，请您下载完整版指南进行查阅。
2. 设计收敛
设计收敛包括满足所有系统性能、时序和功耗要求，并成功确认硬件中的功能。在设计收敛阶段，您可开始通过实现工具运行设计，因此首先需要考量的就是时序和功耗注意事项。
在此设计收敛阶段、估算设计利用率，时序和功耗可以得到准确性更高的结果。这样即可为您提供机会来重新确认时序和功耗目标是可达成的。为确认设计能够满足其要求，赛灵思建议制定时序基线和功耗基线。时序基线侧重于在定义准确的时序约束之后，评估时序路径。功耗基线则需要为 Vivado 提供正确的翻转信息，以便确定准确的动态功耗信息。
当您基于基线开始迭代后，应在改善时序时复检功耗数值。通常，建议您尽早开启整套功耗节省功能，然后对导致出现时序问题的个别项进行缩减，这样有助于达成适当的平衡，从而满足设计收敛目标。在实现阶段尽早联动开展功耗分析和时序分析能够节省工程设计时间，实现更准确的工程规划。这样即可留出更多时间用于探索各种工程设计解决方案，不至于在设计周期后期才发现更合适的解决方案。
3. 系统性能收敛
Versal 器件是围绕异构计算引擎来构建的，这些引擎通过 NoC 或 PL 彼此相连并通过高性能收发器和 I/O 连接到外部系统。在系统应用与映射阶段，器件接口和总体计算要求可用于指定器件中实现的每个计算和控制功能的目标性能。每个功能都设计为映射到最合适的硬件资源，此类资源使用对应编程语言和编译软件（例如，对应嵌入式处理器系统使用系统软件，对应 AI 引擎或 PL 内核使用 C/C++ 语言、对应高性能 PL 内核或固件则使用 RTL 等）。
各设计团队必须先在功能级别确认功能和期望的性能，然后再将其集成到部分系统应用或整个系统中。在集成阶段中，功能可能失效，且性能可能降级。由于 Versal 器件所支持的系统应用的复杂性和异构性质，因此必须事先明确并规划分析和调试方法论。
Vitis 和 Vivado 工具均为综合性且互补性的设计环境，可提供在硬件中进行功能仿真、设计特性报告以及数据测量或探测所需的所有功能。具体章节提供了分步骤分析方法建议，详情请下载完整版指南进行查阅。
4. 配置与调试
成功完成设计实现后，下一步就是将设计加载到器件中并在硬件上运行。配置是指将特定应用的数据加载到器件内部存储器中的过程。如果设计在硬件上不满足要求，则需要进行调试。具体详细信息，可参阅相关资源获取。
5. 确认
Versal ACAP 的多种不同计算域给传统 FPGA 确认方法带来了诸多挑战。除了可编程逻辑和处理器子系统外，Versal器件还包含 AI 引擎，使系统确认任务比传统 FPGA 更复杂。
此确认方法是围绕以下关键概念构建的：
• 块/IP 确认：PL 内各 RTL 和 HLS IP 可先单独确认，然后再执行系统集成。
• AI 引擎确认：位于接口级别的 AI 引擎可视作为 AXI-MM 或 AXI4-Stream IP。
• 系统确认：完成各块确认后，即可确认整个系统、使用处理器来协调数据流、测试矢量生成、监控等。
