Versal ACAP 开发板系统设计方法指南

赛灵思 Versal® 自适应计算加速平台 (ACAP) 设计方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。鉴于这些设计的规模与复杂性,因此必须通过执行特定步骤与设计任务才能确保设计每个阶段都能成功完成。本篇用户指南共收录五个章节,如需阅读更多相关内容,欢迎移步文末下载完整版查阅。

1. PCB布局建议

在设计 PCB 时应考量与器件连接速度最快的信号。这些高速信号对于走线几何结构、过孔、损耗和串扰非常敏感。对于多层 PCB,这几个方面显得尤为重要。对于高速接口,请执行信号完整性仿真。必要时可以采用更先进的 PCB 材料或改变走线几何结构来重新设计开发板,以获得所期望的性能。更多详情,请访问完整版用户指南。

“I/O Planning”视图布局

2. 器件功耗方面和系统依赖方式

规划 PCB 板时,请务必考虑功耗因素:

  • 器件以及用户设计提出了系统电源与散热要求。
  • 电源必须满足最高功耗要求,而器件在运行期间必须保持在建议工作电压与温度条件下工作。需进行功耗估算和散热建模以确保器件保持在这些限制范围内。
  • 提前规划电源轨的整合及其对功耗域开关的影响。
  • 虽然可进行整合,但赛灵思建议使用全功耗管理来尽可能实现最大的灵活性。
  • 因此,您必须了解器件的功耗和散热要求,并将这些要求一并纳入开发板设计过程。

    3. 时钟资源规划与分配

    赛灵思建议您在设计过程中尽早选择时钟资源,然后再选择管脚分配。您的时钟选择不仅可以决定特定管脚分配,还以指定该逻辑的逻辑布局。正确的时钟选择可产生卓越的效果。示例如下:

  • 约束创建,尤其是大量使用时钟规划相关资源的大型器件。
  • 根据设计收敛的需要手动进行时钟资源布局。
  • 对高性能 I/O 接口使用 XPHY 逻辑的 XPIO SelectIOTM 接口,此类 I/O 接口位于器件底部行上,并且具有必须使用 Advanced IO Wizard 和 Advanced IO Planner 才能满足的具体时钟要求。
  • 存在于 PS 和 GT 资源下的 XPIO 角点 (corner) bank 的时钟功能有限,例如,无法直接访问 BUFGCE_DIV 和 BUFGCTRL 资源。
  • 其它特定于器件的功能,此类功能可能需要提前规划以避免出现问题并充分利用器件功能。如需了解有关 Versal 器件功能的信息,请访问完整版用户手册。

    4. I/O 管脚分配设计流程

    Vivado® IDE 支持您以交互方式浏览、直观显示、分配并确认设计中的 I/O 端口和时钟逻辑。此环境不仅可确保实现自动建构校正 (correct-by-construction) 式 I/O 分配。它还支持直观显示与内部裸片焊盘相关的外部封装管脚。

    您可通过直观方式查看流经器件的数据流并从外部和内部双视角来正确规划 I/O。通过 Vivado IDE 完成 I/O 分配和配置后,即可为实现工具自动创建约束。赛灵思建议按以下顺序对高速接口执行 I/O 管脚分配,以便最大程度利用可用的 XPHY 逻辑资源:

    ① 通过 NoC 使用集成 DDRMC

    ② 软核存储器控制器

    ③ Advanced I/O Wizard

    ④ I/O 逻辑

    如需了解有关 Vivado Design Suite I/O 管脚分配和时钟规划功能的更多信息,请参阅完整版用户指南。

    5. 启动和配置

    Versal ACAP 具有集中式平台管理控制器 (PMC),负责启动流程、安全、功耗管理、PL 调试接口(例如,BSCAN) 以及调试核连接。Versal ACAP 包含用于 PMC 的独立功耗域,PMC 需要供电,并且必须先执行启动,然后才能配置 PL、NoC 编程接口 (NPI) 和 PS 元件。Versal ACAP PMC 通过执行 BootROM 和 Platform Loader and Manager (PLM) 来启动。

    Versal 器件可通过 PMC 多路复用 I/O (MIO) 管脚从外部非易失性存储器器件启动。器件还可从外部智能源(如微处理 器或微控制器)启动。

    执行板级规划时,请提前考量启动模式和外设模式的使用,以确保 MIO 上的必需选项不存在冲突。请参阅完整用户指南,以获取有关受支持的启动模式、所使用的 MIO 以及权衡取舍的信息。

    点击下载完整版用户指南:https://app.ma.scrmtech.com/resources/resourceFront/resourceInfo?pf_uid=...

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