初级知识库

提供FPGA设计开发的初级知识包括基本的器件结构、产品动态,方案介绍等等,为FPGA开发人员提供FPGA最基础的知识。

【视频】Skreens 参加 XDF Silicon Valley 2018

Skreens 展示了其系统解决方案,用于在 Xilinx FPGA 上开发加速视频和机器学习应用,和/或将加速视频处理集成到现有产品中。

斯坦福全球AI报告:中国机器人部署量涨500%

量子位 出品 | 公众号 QbitAI

刚刚,斯坦福全球AI报告正式发布。

从去年开始,斯坦福大学主导、来自MIT、OpenAI、哈佛、麦肯锡等机构的多位专家教授,组建了一个小组,每年发布AI index年度报告,全面追踪人工智能的发展现状和趋势。

“我们用硬数据说话。”报告的负责人、斯坦福大学教授、前任谷歌首席科学家Yoav Shoham谈到这份最新的报告时表示。

今年的报告,从学术、工业、开源、政府等方面详细介绍了人工智能发展的现状,并且记录了计算机视觉、自然语言理解等领域的技术进展。

报告要点:

一、美国AI综合实力最强

美国的AI论文发布数量虽然不是第一,但美国学者论文被引用的次数却是全球第一,比全球平均水平高出83%。

2018年美国AI创业公司的数量,比2015年增长2.1倍。而从2013年到2017年,美国AI初创企业获得的融资额增长了4.5倍。均高于平均水平一倍以上。

二、中国AI追赶速度惊人

清华2017年学AI和机器学习的学生数量,是2010年16倍。

70%的AAAI论文来自美国或中国,两国获接收的论文数量相近,但中国提交的论文总量比美国多30%。

基于经同行评议论文数据库Scopus的数据,2018年发布AI论文最多的地区是欧洲(28%)、中国(25%)和美国(17%)。

利用工具设置来优化 FPGA HLS 设计

用软件从 C 转化来的 RTL 代码其实并不好理解。今天我们就来谈谈,如何在不改变 RTL 代码的情况下,提升设计性能。

本项目所需应用与工具:赛灵思HLS、Plunify Cloud 以及 InTime。

前言
高层次的设计可以让设计以更简洁的方法捕捉,从而让错误更少,调试更轻松。然而,这种方法最受诟病的是对性能的牺牲。在复杂的 FPGA 设计上实现高性能,往往需要手动优化 RTL 代码,这也意味着从 C 转化得到 RTL 基本不可能。其实,使用 FPGA 工具设置来优化设计可以最小限度地减少对性能的牺牲,这种方法是存在的。

高效地找到合适的FPGA工具设置
尽管工程师们知道 FPGA 工具的设置,但是这些设置往往并没有充分利用。一般而言,工具设置只有在出现时序问题的时候才会派上用途。然而,对于已经达到性能目标的设计来说,如果继续调整工具设计,仍然有10%-50%的性能提升潜力。

真正的难点在于选择正确的工具设置,毕竟各种 FPGA 工具一般都有有30-70个不同的布局布线设置,可选的设置组合实在是太多了。您可以写脚本来运行不同的推荐指令/策略。市面上也有工具,来自动管理并运行设计探索。

逻辑电平之特殊互连(8)

本篇主要介绍逻辑互连中的一些具有特殊功能的互连。这些特殊功能包括总线保持、串联阻尼电阻、热插拔等。

1、总线保持(Bus Hold)

假设初始状态为输入端和输出端均为高电平,反馈电路没有电流流过。如果输入端的驱动源停止驱动,输入端可凭借反馈电路保持高电平,反馈电路上流过的电流为漏电流(IOZ),一般仅为几毫安。

输入端可由内部反馈电路保持输入端最后的确定状态,可以防止因输入端浮空的不确定而导致器件振荡自激损坏;输入端无需外接上拉或下拉电阻,节省PCB空间,降低了器件成本开销和功耗。


PYNQ系列学习(五)——Jupyter Notebook介绍

在前面几期的学习中,我们对于PYNQ的环境配置做了较为详细的介绍,并对PYNQ与ZYNQ的异同点做了较为深入的探究。我们知道,PYNQ = Python + ZYNQ,即将ZYNQ部分功能的Python化,直接调用Python库和FPGA硬件库进行功能的开发,典型的例子便是PYNQ_z2开发板。

这种开发方式极大加快开发进程、缩短开发周期、降低开发难度,更方便、快捷。而此种开发方式所用到的在线编辑工具为Jupyter Notebook 。

一. Jupyter简介
Jupyter Notebook(此前被称为 IPython notebook)是一个交互式笔记本,支持运行 40 多种编程语言。

Jupyter Notebook 的本质是一个 Web 应用程序,便于创建和共享文学化程序文档,支持实时代码,数学方程,可视和 markdown。 用途包括:数据清理和转换,数值模拟,统计建模,机器学习等。

二. Jupyter组件
Jupyter结合了三个组件:

1. 笔记本Web应用程序:交互式Web应用程序,用于交互式编写和运行代码以及编写笔记本文档。

在赛灵思器件中构建一个定制化的、强大的处理系统, 让我们一同见证这是多么容易的事情!

见证在Xilinx器件中构建定制的,功能强大的处理系统是多么容易。 了解Xilinx的MicroBlaze处理器预设,使新设计的启动变得前所未有的简单! Vivado的IP Integrator工具和第三方IP库无需RTL经验。 您将看到如何使用外部外围设备在几分钟内快速制作几乎所有嵌入式设计的原型! 此外,了解构建Xilinx嵌入式处理器的所有优势,包括实时确定性处理和功能安全性! 最后,我们将为Xilinx提供有关新的Arm Cortex-M1和M3处理器IP解决方案的更新。

在本次研讨会中,赛灵思专家将向您介绍赛灵思MicroBlaze 处理器将如何让启动新设计变得前所未有地简单快捷!无需 RTL 经验就能使用 Vivado IP 集成器工具以及第三方 IP 库。专家将为您演示如何使用外围设备在几分钟之内快速打造任何嵌入式设计原型。

通过本次研讨会,您还将能够了解到构建赛灵思嵌入式处理器的所有优势,包括实时确定性处理和功能安全性。最后,我们还将向您介绍赛灵思提供的arm Cortex-M1 和 M3 处理器 IP 方案的最新信息。

时间:2019年1月10日 | 10:00 - 11:30

作者:板爷,芯三板(ickey360)

他,玩的是全世界门槛最高的芯片FPGA,最厉害的一款具有10级抗辐射性能,属于全球最机密的芯片之一,无数企业争相学习,却无法超越。江湖传言,这类芯片单颗价值可能超过500万元。

他,35年+100多场马拉松经历,还参加过2008年美国RDL100英里越野赛(Rio Del Lago 100 Mile Endurance Run),这是一项要求在30小时内跑完全程的越野赛,他是货真价实的芯片跑男!

没错,这个赫赫有名的 RDL100 英里越野赛跑男,就是 FPGA 芯片领域的老大 —— Xilinx 公司的新任 CEO Victor Peng!

161 公里的磨砺明志

2018年3月16日,在FPGA最大的市场——中国第一次亮相的时候,Victor主动提起了自己最大的兴趣爱好马拉松——“我23岁第一次跑马拉松,当时没有任何准备,我坚持跑完了全程。整个过程非常痛苦,但让我明白了提前做准备的重要性。在今后的35年里,我累计跑了100多场马拉松,最长的一场是10年前参加的,赛程为100英里(约合161公里)。“

Xilinx RFSoC:集成一个全面的 RF 模数信号链

产品优势
Zynq UltraScale+ RFSoC 在一款 SoC 架构中集成数千兆采样 RF 数据转换器和软判决前向纠错 (SD-FEC)。最新产品系列在一款 Zynq UltraScale+ 器件中提供 ARM Cortex-A53 处理子系统、UltraScale+ 可编程逻辑和最高信号处理带宽,能够提供综合 RF 信号链,满足无线、有线电视接入、测量测试、早期预警/雷达以及其它高性能 RF 应用需求。

系统性能和吞吐量

  • 无需分立式 ADC 和 DAC,可减少封装尺寸
  • 可增加 RF 通道数的可扩展增长路径
  • 集成 SD-FEC 集成型内核
  • 无与伦比的集成、高性能和低功耗

  • 取消了 ADC/DAC 组件,可降低功耗
  • 消除了 FPGA 至模拟的接口功耗
  • 符合严格的 5G 及 DOCSIS3.1 LDPC FEC 散热要求
  • 与软实现方案相比,电源效率 SD-FEC 提高 80%
  • 业经验证的高效生产力

  • 数千兆采样 RF 数据转换器 RF 设计可提高灵活性
  • 当前世界范围内新一轮科技革命和产业变革加速进行,综合国力竞争愈加激烈。工程教育与产业发展紧密联系、相互支撑。为响应国家战略需求,支撑服务以新技术、新业态、新产业、新模式为特点的新经济蓬勃发展,突破核心关键技术,构筑先发优势,在未来全球创新生态系统中占据战略制高点,迫切需要培养大批新兴工程科技人才。依托Xilinx, Arm与华为公司的行业先进技术,依元素科技将高校实验实践教学与工业界最新技术、产业动态的衔接,推动工程教育改革,以依元素科技教育部产学合作协同育人项目支持教育部开展新工科建设与双一流大学建设工作。

    1. 建设目标与内容
    “依元素科技产学协同育人项目”面向高校电子信息类、计算机科学类、软件科学类、自动化类、仪器科学类、电气类等理工科专业,开展新工科建设、教学内容和课程体系改革项目、师资培训、校外实践基地建设、创新创业教育改革等项目、创新创业联合基金项目,以支持教育部开展新工科研究与实践工作与高校世界一流大学与一流学科建设工作:

    1.1教学内容和课程体系改革项目

    逻辑电平之差分互连AC耦合电容(7)

    本篇主要介绍逻辑互连中的AC耦合电容。

    1、AC耦合电容的作用

  • source和sink端DC level不同,用来隔直流;
  • 信号传输时可能会串扰进去直流分量,所以隔直流使信号眼图更好。
  • 2、AC耦合电容的位置及大小

    一般AC耦合电容的位置和容值大小都是由信号的协议或者芯片供应商去提供,对于不同信号和不同芯片,其位置和容值大小都是不一样的。比如PCIE信号要求AC耦合电容靠近通道的发送端,SATA信号要求AC耦合电容靠近连接器处,对于10GBASE-KR信号要求AC耦合电容靠近信号通道的接收端。

    一般放在接收端,其原因如下:

  • 电容看成一个阻抗不连续点(所以要求尽量跟传输线匹配),如果靠近接收端放,相同的反射系数下,信号经过通道衰减之后再反射会比一开始就反射的能量小。所以大多数的串行链路都要求靠接收端放。
  • 在信号传输过程中,也可能串扰进去一些直流分量,导致接收出问题,所以靠近接收端。
  • 在设计过程中,最好的处理方式如下:

  • 优先按照design guideline要求放置;
  • 如果没有guideline,如果是IC到IC,靠近接收端放置;
  • 如果是IC到连接器,靠近连接器放置;
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