Vivado

一、在想要抓取的信号之前添加(* mark_debug = "true" *)、保存、编译。如:

二、编译完成之后点击set up debug。

点击下一步.....

直至出现如下页面

一、如何在Vivado(2017.2)中添加自己喜爱的文本编辑器。

1、打开Vivado软件,选择Tools-->Settings。

2、在弹出的界面中选择Text Editor-->Custom Editor。

3、在Editor:框中输入你想要添加的文本编辑器的路径。注意:后面需添加[file name] -[line number]。

利用Vivado学习Verilog之 UG901

作者:小鱼,Xilinx学术合作

一.概述

在文章《Verilog HDL入门思路梳理》我们说过应该如何去学习Verilog HDL描述。然而第一步,我们需要知道Verilog有哪些语法,它是否可以综合,可以用这个语法来描述什么逻辑功能电路呢?

其实Xilinx已经贴心地准备好了答案,还给你准备了一堆参考实例。

二. Verilog行为级描述
资料名称“Vivado Design Suite User Guide - Synthesis - UG901 (v2018.2) June 6, 2018”。(注:大家可以在Xilinx官网,或者安装DocNav(Xilinx Documentation Navigator) 并在这里面找到这份资料。)

资料的第7章《Verilog Language Support》就是介绍在Vivado里,可综合的Verilog描述语法以及描述方式。重点就是Verilog行为级描述(Behavioral Verilog)。

Vivado SPI Flash程序下载疑问解答

由于Vivado下载程序步骤和ISE有较大差异,特此写此文章,希望对大家有所帮助。

1,下载文件生成
在.bit文件生成后,在TCL中输入
write_cfgmem -format mcs -interface spix4 -size 16 -loadbit "up 0x0 F:/Git/XGA/Display_HDMI/Display.runs/impl_2/Display.bit" -file FPGA_TOP.mcs

spix4为模式设置。
-size 16为Flash大小,单位Byte。
即可得到FPGA_TOP.mcs和FPGA_TOP.prm两个文件,后边需要用到这两个文件。

A&Q:提示bit位宽错误

Vivado如何清理工程并保证不缺失必要文件

作者:材哥,玩儿转FPGA

前言
vivado和ISE的使用差别很大,Vivado是专门针对7系列和以后系列的FPGA/AP SOC进行高效设计的工具,特别是最近提出的UltraFast设计方法,能够极大地提高开发效率。ISE在支持老版本器件的基础上,目前也支持7系列/ZYNQ的设计,但是效率不能和Vivado相比。关于vivado的基本使用这里不多说,主要把一些问题点整理成“错题集”,把一些小技巧进行归纳。

清理/压缩工程
实际使用vivado的过程中,由于vivado会自动产生一系列文件,有些是不必要时刻保存的中间文件,有些是加快效率的文件(比如编译IP核后产生的文件)。但是在上传svn或者自己做备份的时候希望备份占用尽量少的空间。然而由于vivado不会自动清理,所以这时候就需要我们做手动清理了,很多人采用的方法是根据经验删除没用的文件和文件夹,这种对于不熟悉的人很容易犯下不可挽回的错误。也有人写好了批处理文件可以直接帮助删除的,但是这都不太适合初学者。其实vivado是有tcl命令可以帮助清理的。

reset_project

借助vivado来学习FPGA配置模式

DA(Vivado)软件可以很好的帮助我们更好的去学习FPGA相关知识,例如:

  •   记得使用EDA软件自带的语言模板;

  •   新建 IO Planning工程初步引脚分配;

Vivado FIR滤波器设计与仿真(二)

在Vivado FIR滤波器设计与仿真(一)中产生了两路正弦信号,频率分别为4MHz和5MHz,今天要进行FIR滤波器设计,在进行滤波器设计之前,需要对滤波器的参数进行设置,需要借助MATLAB软件或者Filter Solutions软件,这次使用Filter Solutions来进行参数设定。

关于Filter Solutions软件的使用,这里有一篇博客比较详细的介绍了它的用法,可以作为参考:
Filter Solutions之滤波器设计

滤波器参数
产生的两路正弦信号分别为4MHz和5MHz,混频之后产生的信号频率为1MHz和9MHz,首先进行低通滤波设计,我们要把1MHz的信号滤除掉,Filter Solutions软件参数设置如图所示:

Vivado平台IP核的封装方式

作者:浅搁 FPGA2嵌入式

1. 前言

IP核这个东西相信很多人都不陌生吧,不管是哪个FPGA厂家,都会有自己的一些现成IP核供用户使用,从而节省设计的开发时间。在一个设计中,个人觉得将模块变成一个个直观的图形界面更有助于理清思路,增强整个设计的逻辑性。以前用过Microsemi的开发平台,觉得挺人性化的,你写完代码后,直接把.v文件拉到画布中,文件便会以图形模块的形式显示出来,然后拖动鼠标便可以把两个模块的对应引脚连接起来,十分方便直观。

2. Vivado中的IP核封装

在Vivado平台中,我一直想寻找看看有没有这种形式,最终发现并没有~~。不过Vivado也提供了类似的方式,你首先要把.v文件封装成IP,然后才能放到画布中调用,虽然过程有点繁琐,不过有总比没有好呀~~

IP核的封装其实也不会很难,前提是你得把.v文件先准备好,如果连代码都没有还扯啥犊子哟。

在打开Vivado工程后,单击“Tools ---- Creat and Package IP”。嗯,就是这厮了,然后一路Next。

接着出现如下界面,按着选项选择自己的需求即可,点击“Next”,正式进入主题。

Vivado使用技巧(23)——综合运行与OOC

创建综合运行
一个“运行(run)”是指定义和配置设计在综合过程中的各方面,包括:使用 的Xilinx器件、应用的约束集、启动单个或多个综合的选项、控制综合引擎结果的选项。点击Flow菜单中的Create Funs,或在Design Runs窗口中:

点击工具栏中的+,即可打开新建运行窗口:

选择Synthesis,点击Next,打开配置综合运行的窗口:

Vivado FIR滤波器设计与仿真(一)

最近在学习FPGA DSP相关设计,从滤波器开始学习,最开始先生成两个正弦信号,产生混频信号,通过modelsim仿真来验证设计。 本案例用Block Design方法进行设计(也可以选择编写.v文件的形式进行设计)。

信号源产生
本次案例用DDS IP核产生两个简单的正弦信号,为了方便后面观察,这里分别产生一个4M和一个5M的正弦信号。

双击打开DDS IP核进入设置,对相关参数进行设置

本案例相关设置如下所示:

同步内容