Vivado设计套件

Vivado设计套件是赛灵思面向未来十年的 “All-Programmable”器件打造的开发个工具,Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具,这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于AMBA AXI4 互联规范、IP-XACT IP封装元数据、工具命令语言(TCL)、Synopsys 系统约束(SDC) 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的Vivado 工具将各类可编程技术结合在一起,能够可扩展实现多达1 亿个等效ASIC 门的设计

把WNS提升53%?使用Vivado的“Placement Seeds”

尽管 Vivado 不支持 “placement cost tale”的功能,InTime 却有一个相似功能叫做“Placement Exploration”配方(Receipe),并且不会对性能产生任何影响。在本文中,我们将通过展示几则用户案例的结果,来了解这个布局配方的作用以及它能对您有哪些帮助。

1. 什么是“Placement Exploration”配方?

Placement Exploration 这种策略可以将非关键的寄存器位置随机化。这样可以让 Vivado 探索更多的可能性,使用不同的布局布线计算来产生不同的结果,同时不会影响设计的功能。

2. 运行原理

这个配方需要设计有一些非关键的单元(单元已经达到时序路径),目标器件要有一些未使用的 slice。设计中未使用的 slice 越多,就有更多的运行组合可以创造出来,从而提升随机性,取得更好的结果。

如果这些需要没有满足,用户在运行配方的时候会看到下面的报错。

Vivado下的仿真入门

本文通过一个简单的例子,介绍Vivado 下的仿真过程。主要参考了miz702的教程,同时也参考了Xilinx的ug937,  xapp199.。

我的软件平台是Vivado 2015.4, 硬件平台是黑金的AC7010, Zynq 7000, 其实与平台关系不大。

本文分为四部分:工程的建立,测试代码,仿真图形输出,更复杂点的例子。

工程和源码下载链接: 链接:http://pan.baidu.com/s/1gflHSdH 密码:fpi5

1:工程的建立:

打开Vivado 软件,
并点击新建工程, New Project,并点击Next

出现如图界面, 输入工程名和路径,我这里是qim

【视频】Vivado 报告介绍

生成并使用 Vivado 时序报告分析不成功的时序路径。

基于Vivado HLS的帧差图像实现

作者:晨,来源:FPGA开源工作室

1. 帧差法原理

帧差法的实现非常简单:

如图可见,由目标运动引起的运动变化区域包括运动目标在前后两帧中的共同位置(图中黑色区域)、在当前帧中新显露出的背景区域和新覆盖的背景区域三部分。

数学原理:

2.vivado HLS实现

Vivado HSL是xilinx公司推出的高层次综合工具,使用C/C++就能实现传统的verilog语言进行的开发,降低了开发难度,内置的hls视频库实现了基本的opencv函数,直接调用可以实现转换。

(1)打开HLS如下图

Vivado HLS入门(一)

作者:OpenS_Lee

1 概述

在集成电路行业飞速发展的今天,缩短产品开发的周期而又不牺牲验证过程,这不可避免地成为了商业市场的一个关键因素。Xilinx Vivado High Level Synthesis (即Vivado HLS,高层综合)。这个工具直接使用C、C++或SystemC 开发的高层描述来综合数字硬件,这样就不再需要人工做出用于硬件的设计,像是VHDL 或Verilog 这样的文件,而是由HLS 工具来做这个事情。

图 1 FPGA设计中的抽象层次

图 1 FPGA设计中的抽象层次

Vivado常见问题集锦

作者:NingHeChuan(宁河川)

 对于电子工程师来说,很多电路设计仿真软件都是特别大的,安装下来一般都是上G,甚至几十G,而且win7的兼容性也是最好的,不愿意升级win10是因为麻烦,而且没有必要,对于很多的设计软件来说win10还没有完全兼容,而且还不停自动更新,时间很珍贵的,谁愿意浪费大把时间搞什么兼容性问题,而不是code or design。所以EE一般会把Wndows自动更新关闭。对于普通用户来说就无所谓了,用电脑写写报告,看看片子,跟着win10升级还能体验到很多新功能,完全不会被兼容性问题困扰。关闭Windows10自动更新的方法请自行百度。

七、Vivado在Win10上出现的BUG

  我的Vivado一段时间没用后,出现了问题,可能是我不小心把系统的那个文件弄丢了,出现了Vivado在运行Run RTL 分析会闪退,调用IP核和综合的时候会报错误,问题是我之前写的代码明明没问题,连最起码的流水灯都跑不下去。这个问题博主在Xilinx官网论坛上寻求了帮助,但是最终还是没能解决,重装了Vivado2016.4、2018.2、2017.3都是同样的问题无法解决,最后只能是系统的问题了,重装了系统后才解决了这个问题。

基于Vivado HLS的一维离散卷积的高层次综合

前言
利用vivado高层次综合工具可将C代码综合成HDL语言。本文将详细解析一维有限长离散卷积的例子,并分析综合结果。另外,vivado HLS的使用方法见笔者另一篇博文: http://xilinx.eetrend.com/blog/13178 本文不再赘述。

维离散卷积原理
一维离散卷积就是卷积核与输入序列值两两相乘再求和,公式为:

x为输入序列,y为输出数据,c为卷积核。在实际应用中,卷积核的长度是有限的。若卷积核的长度为N,则公式可以写为:

或:

作为集成电路设计领域现场可编程门阵列 (FPGA) 技术的创造者之一,赛灵思一直积极推广高层次综合 (HLS) 技术,通过这种能够解读所需行为的自动化设计流程打造出可实现此类行为的硬件。赛灵思刚刚推出了一本专著,清晰介绍了如何使用 HLS 技术来创建优化的硬件设计。

这本名为《FPGA 并行编程》的专著出自赛灵思首席工程师 Stephen Neuendorffer 以及来自 UCSD 的 Ryan Kastner 和来自 Cognex 的 Janarbek Matai。该书对于任何有兴趣构建 FPGA 系统的人来说都实属具有实用意义的指南。对于高年级本科生和研究生的课程而言,本书也具有特殊价值。此外,这本书对于在职系统设计人员及嵌入式编程人员同样非常实用。

该书读者只要求具备 C/C++ 编程工作知识,也就相当于汽车驾驶员掌握自动档驾驶水平,而且读者应当熟悉其他基本的计算机架构概念。此外,该书还包含了大量实例代码。我们强烈建议该书读者打开Vivado HLS 并亲自尝试这些实例代码。我们通过 Vivado WebPack Edition 提供免费的 License,或者 Vivado System Edition 的 30 天免费试用期。

Xilinx Vivado .coe文件生成

一、.COE格式文件生成

由于Quartus ii软件ROM用的是mif格式的文件,且可以用软件Guagle_wave生成正弦波、三角波、锯齿波。我们可以利用这个软件先生成数据,然后再将其转化为符合COE格式的文件。具体请参考以下步骤:

1. 先打开Guagle_wave软件;

2. 菜单栏-->查看-->全局参数设定(如下图所示):

3. 设定波形-->我们选择正弦波(如下图):

Vivado HLx 2018.2 开放下载了

Vivado HLx 版本可为设计团队提供实现基于 C 的设计、重用优化、IP 子系统重复、集成自动化以及设计收敛加速所需的工具和方法。与 UltraFast 高层次生产力设计方法指南相结合,这种特殊组合经过验证,不仅可帮助设计人员以高层次抽象形式开展工作,同时还可促进重复使用,从而可加速生产力。

Vivado HLx 2018.2 版更新:

  • 采用单核处理器(Z-7007S,Z-7012S,Z-7014S)的 Zynq-7000 器件的部分重配置支持;
  • Model Composer 中的新颜色检测示例和新线性代数块(QR inverse);
  • Vivado HLS 中的新计划查看器以图形方式显示操作和控制步骤的依赖关系;
  • System Generator 中的 Zynq UltraScale+ RFSoC 量产器件支持;
  • 该版本中引入的生产器件:
  • Zynq UltraScale+ RFSoC: XCZU21DR (-1,-2,-2LE), XCZU25DR (-1,-2,-2LE), XCZU27DR (-1,-2,-2LE), XCZU28DR (-1,-2,-2LE), XCZU29DR (-1,-2,-2LE)

    同步内容