​Verilog-HDL

​Verilog HDL入门思路梳理

一. 概述

Verilog HDL不同于我们学过的C,Python等软件设计语言;Verilog是一门硬件描述语言。这里有两个关键词:硬件,描述。

硬件:表示我们时刻要从数字电路系统的角度去认识和学习Verilog HDL

描述:而不是设计。因此表示在用动手进行Verilog编写之前,电路的架构至少已经在你脑子里构建好了,而Verilog只是把它描述出来而已。

从上面两点可以看出,Verilog的学习与编写,不能想软件那样自由,要以数字电路系统为根本。

反过来讲,学习Verilog,可以从下面三个问题入手:

1.设计对象有哪些需要描述?

2.如何描述它们?

3.如何优化设计?

二. Verilog之于数字电路设计

1. 设计对象有哪些需要描述?

答:数字电路系统里面基本的元素如下:

(1)组合逻辑

(2)寄存器

(3)信号线网络

(4)输入输出信号端口

(5)RAM

(6)一些基本的功能电路

当然组合逻辑配合寄存器就可以组合成时序逻辑。

2. 如何描述它们?

逻辑的描述:

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