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发表于：04/09/2021 , 关键词： IDE, 时序优化, 用户指南, UG893

本文介绍 Vivado® 集成设计环境 (IDE)，它提供了直观的图形用户界面 (GUI)，用于可视化和与 FPGA 设计交互。描述了Vivado IDE如何帮助您配置工具选项、分析和完善时序，以及设计平面图以改进结果。

发表于：04/08/2021 , 关键词： Tcl脚本, UG894

本文详细介绍Vivado工具中Tcl脚本的使用，查询和修改自定义流程的内存设计。讨论如何使用Tcl过程来定义和共享自定义命令。提供了遍历设计层次结构、访问设计对象和处理自定义报告的步骤。

发表于：04/07/2021 , 关键词：工业摄像头, WP527, 每日头条

在赛灵思推出的 Zynq UltraScale+ MPSoC白皮书中，详细解读了基于 InFO 封装的全新 Zynq UltraScale+ MPSoC 如何实现紧凑型工业摄像头，并全面展现了其所具备的优秀的性能、功耗比等优势。

发表于：03/31/2021 , 关键词： XAPP1098, UltraScale, UltraScale+FPGA

本应用笔记提供了防篡改(AT)指南和实际案例，以帮助保护UltraScale™和UltraScale+™ FPGA启用的系统中可能存在的IP和敏感数据。

发表于：03/26/2021 , 关键词：可编程, WP526

Xilinx自适应器件的灵活性和可配置性与IP和工具产品相结合，可显著提高安全处理性能。

发表于：03/23/2021 , 关键词： Versal ACAP, UG1387

赛灵思 Versal ACAP 硬件、IP 和平台开发方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。Versal ACAP从设计之初即采用正确方法并尽早关注设计目标（包括 IP 选择和配置、块连接、RTL、时钟、I/O 接口和 PCB 管脚分配）至关重要。

发表于：03/22/2021 , 关键词：工业相机, Zynq UltraScale+, WP527

Xilinx公司采用InFO封装的新型Zynq UltraScale+ MPSoC实现了全方位的工业性能--所有这些器件都采用了具有高计算密度的紧凑外形。

发表于：03/18/2021 , 关键词： UG949, 设计指南, 时序收敛

本文档旨在描述推荐的设计方法，帮助用户在 Vivado® Design Suite 中有效利用赛灵思 FPGA 器件资源，并加速完成设计实现和时序收敛。提供推荐方法背后的原理，以支持用户制定出明智的设计决策。

发表于：03/16/2021 , 关键词： UG899, 时钟规划

本文描述了I/O规划过程，在RTL设计中与PCB设计人员一起执行端口分配，并与系统工程师一起利用目标Xilinx FPGA上的时钟资源；使用Vivado设计套件减少内部和外部导线长度，提高系统性能。

发表于：03/11/2021 , 关键词： DS989, Alveo-SN1000, SmartNIC

本文描述了Xilinx®Alveo™SN1000 SmartNIC的规范。

发表于：03/09/2021 , 关键词： UG1304, Versal-ACAP, 每日头条

本文提供Versal™ ACAP编程和设计的软件专用信息。

发表于：03/05/2021 , 关键词： PB052, LDPC编码

低密度奇偶校验（LDPC）软IP内核支持LDPC解码和编码。所使用的LDPC码是高度可配置的，并且所使用的特定代码可以在逐个码字的基础上指定。

发表于：03/02/2021 , 关键词： XAPP1353

该应用说明为基于AXI的嵌入式设计提供了PL和PS安全和隔离的桥梁。

发表于：03/01/2021 , 关键词：深度卷积网络, WP522, Alveo加速器

本白皮书探讨了深度卷积深度学习操作在Xilinx自适应设备上实现。本白皮书旨在提供针对不同Xilinx器件的多种优化策略，以满足各种任务要求。在边缘方面，Xilinx实现了轻量级的深度卷积引擎，该引擎支持相应的计算要求。

发表于：02/24/2021 , 关键词： Vitis-AI, SDK, DPU

本文描述了Vitis™ AI开发包，这是一个用于深度学习处理器单元（DPU）的全栈深度学习SDK。