下载中心 | 电子创新网赛灵思社区

发表于：02/24/2021 , 关键词： Vitis-AI, SDK, DPU

本文描述了Vitis™ AI开发包，这是一个用于深度学习处理器单元（DPU）的全栈深度学习SDK。

发表于：02/23/2021 , 关键词：卷积神经网络, DPU, PG338

本文描述了用于卷积神经网络的 DPU。

发表于：02/20/2021 , 关键词：人工智能, 数字下变频, XAPP1351

本文重点介绍在Xilinx® Versal™ AI Core器件中使用AI Engine技术的数字下变频链（DDC）设计。展示了一种将DDC功能映射到AI Engine阵列的创新方法，利用Versal ACAP的独特架构来提供高性能和高效率。

发表于：02/19/2021 , 关键词： D-PHY, XAPP894

本应用说明提供了使用与标准FPGA I/O耦合的外部硬件的FPGA MIPI D-PHY解决方案。

发表于：02/10/2021 , 关键词： UG973

本指南提供新版本的 Vivado® Design Suite 概述，包括有关新增功能和功能变更信息、软件安装需求以及许可信息。其中还提供了已知问题列表，并包含指向可提供最新信息的答复记录的链接。

发表于：02/08/2021 , 关键词： XAPP1350, Versal处理器

本文描述了如何在Versal™设备上使用高级I/O向导构建源同步高速I/O接口。

发表于：02/05/2021 , 关键词： UG908, Vivado-2020.2, 用户指南

本文档旨在记述用于对赛灵思 FPGA 设计进行编程和调试的 Vivado® 工具。FPGA 编程包括从已实现的设计生成比特流文件和将此文件下载至目标器件。本文档还描述了如何进行设计调试，包括 RTL 仿真和系统内调试。

发表于：02/03/2021 , 关键词： VMK180, XCVM1802

本指南详细描述了VMK180评估板的功能。使用本指南开发和评估VMK180板上针对Versal™ ACAP XCVM1802器件的设计。

发表于：02/02/2021 , 关键词： PCI-Express, Versal-ACAP, PG343

本文提供有关 Versal™ ACAP 集成块 for PCI Express® 内核的详细信息，IP 性能和资源利用率数据。

发表于：01/28/2021 , 关键词： PG138, 以太网子系统

实现三模（10/100/1000 Mb/s）以太网MAC或10/100 Mb/s以太网MAC。该核心支持使用MII、GMII、SGMII、RGMII和1000BASE-X接口将MAC连接到PHY芯片。它还为SGMII和1000BASE-X模式提供片上PHY。

发表于：01/26/2021 , 关键词： Vivado, IP, UG1118

本文描述了在 Vivado® Design Suite 中创建、打包和重用自定义 IP 的过程。详细介绍了如何使用创建和包装 IP 向导来包装自定义 IP，包括 IP 集成器中开发的 IP 和高级 IP 包装选项。

发表于：01/22/2021 , 关键词： PG346, PCI Express v2.1, Versal ACAP

本指南描述了配置为 PCI Express® 功能模式的 CPM 模块。

发表于：01/21/2021 , 关键词： Zynq-7000, XAPP1175

本文描述了如何使用Quad SPI和SD模式安全地启动Zynq®-7000 SoC，包括最佳使用RSA认证和AES加密。

发表于：01/15/2021 , 关键词： AI引擎, 傅里叶变换, XAPP1356

快速傅立叶变换(FFT)已被广泛应用于各种信号处理算法中，这些算法通常需要可配置FFT大小的高吞吐量。本应用说明展示了在Xilinx® Versal™ AI Core器件中的AI Engine (AIE)阵列上高效的FFT实现。

发表于：01/14/2021 , 关键词： Beamforming, AI引擎, Versal, 每日头条, XAPP1352

多输入多输出（MIMO）技术已被许多无线系统采用，以利用信道的空间多样性。本应用说明展示了在Xilinx® Versal™ AI Core器件的AI Engine阵列上高效实现波束成形功能。